KR20070000157A - Method of manufacturing a nand flash memory device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 11
- 210000002445 nipple Anatomy 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000003415 peat Substances 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 150000001412 amines Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 액티브 영역의 식각하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시키기 위한 낸드 플래쉬 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device for increasing the cross-sectional area of an isolation layer by forming a recess by etching an active region.
낸드 플래쉬 메모리 소자의 고집적화로 인하여 소자의 세부적인 회로 구성을 위한 다양한 패턴의 크기는 서브 마이크론(sub micron) 이하로 빠르게 진행되고 있으며, 미세화되어짐에 따라 기존의 각종 공정들의 어려움이 점차 가중되고 있다. 소자의 제조에 있어, 소자분리막 형성시 일정한 셀 전류(cell current)가 유지되어야만 소자가 정상적으로 리드(read)되었을 때, 정상적인 센싱(sensing) 성능을 발휘할 수 있다. 기존 방식에 따른 소자분리막 형성방법에 대해 설명하면 다음과 같다.Due to the high integration of NAND flash memory devices, the size of various patterns for the detailed circuit configuration of the devices is rapidly progressing to sub microns or less, and as the micronization becomes smaller, the difficulty of various conventional processes is gradually increasing. In the fabrication of a device, a constant cell current must be maintained during device isolation to form a normal sensing performance when the device is normally read. Referring to the device isolation film forming method according to the conventional method as follows.
도 1을 참조하면, 반도체 기판(1) 상부에 질화막 및 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 이용하여 질화막 및 반도체 기판(1)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 산화막을 형성한 후, 연마하여 평탄화 시킨다. 질화막을 제거하여 니플을 갖는 소자분리막(2)을 형성한다.Referring to FIG. 1, after the nitride film and the photoresist pattern are formed on the semiconductor substrate 1, a trench is formed by etching the nitride film and a portion of the semiconductor substrate 1 by using the photoresist pattern as a mask. An oxide film is formed on the entire structure to fill the trench, and then polished and planarized. The nitride film is removed to form the device isolation film 2 having the nipple.
그러나, 소자가 점차 집적화되어가면서 상기와 같은 기존의 방식으로 소자분리막을 형성하면, 일정한 셀 전류를 유지하기 위해 다른 제반 공정이 소요됨으로 일정한 셀 전류를 유지하기엔 어려움이 가중된다. 소자분리막의 선폭이 감소함에 따라 도 1에서 보여주는 소자분리막(2)과 소자분리막(2) 사이의 액티브 구조는 낸드 플래쉬 메모리 소자의 전류 증가를 위해 효과적이지 못하다. 이로 인해, 셀 전류는 감소되어 식 1에서 보여주는 것 처럼 리드시 센싱 타임을 증가시켜 리드 속도를 감소시키게 된다. 식 1에서 CBL은 비트 라인 캐패시턴스를, VCC는 동작 전원을, ICell은 셀 전류를 나타낸다.However, if the device isolation layer is formed in the conventional manner as the device is gradually integrated, it is difficult to maintain the constant cell current because other processes are required to maintain the constant cell current. As the line width of the device isolation film decreases, the active structure between the device isolation film 2 and the device isolation film 2 shown in FIG. 1 is not effective for increasing the current of the NAND flash memory device. Because of this, the cell current is reduced, increasing the sensing time during read, as shown in Equation 1, which reduces the read speed. In Equation 1, C BL represents a bit line capacitance, V CC represents an operating power supply, and I Cell represents a cell current.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 액티브 영역의 식각하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시켜 셀 전류를 증가시키기 위한 낸드 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.An object of the present invention devised to solve the above-mentioned problem is to provide a method of manufacturing a NAND flash memory device for increasing the cell current by increasing the cross-sectional area of the device isolation layer by forming a recess by etching the active region.
본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법은, 액티브 영역 및 필드 영역을 확정하기 위해 니플을 갖는 소자분리막을 반도체 기판 내에 형성하는 단계와, 상기 액티브 영역의 상기 반도체 기판의 일부를 제거하여 리세스를 형성하는 단계와, 상기 리세스를 포함하는 전체 구조 상부에 터널 산화막 및 제1 폴리실리콘막을 형성한 후, 상기 필드 영역의 상기 제1 폴리실리콘막 및 터널 산화막을 제거하는 단계와, 상기 제1 폴리실리콘막 상부에 유전체막, 제2 폴리실리콘막 및 텅스텐 실리사이드막을 형성하는 단계와, 상기 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막 및 제1 폴리실리콘막을 식각하여 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 제조방법을 제공한다.A method of manufacturing a NAND flash memory device according to an embodiment of the present invention includes forming a device isolation film having a nipple in a semiconductor substrate to determine an active region and a field region, and removing a portion of the semiconductor substrate in the active region. Forming a recess, forming a tunnel oxide film and a first polysilicon film on the entire structure including the recess, and then removing the first polysilicon film and the tunnel oxide film in the field region; Forming a dielectric film, a second polysilicon film, and a tungsten silicide film on the first polysilicon film; etching the tungsten silicide film, the second polysilicon film, the dielectric film, and the first polysilicon film to form a gate; It provides a method of manufacturing a NAND flash memory device comprising the step.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A through 2E are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(10) 상부에 하드 마스크막(12) 및 감광막(14)을 형성한다. 하드 마스크막(12)은 SiON 또는 질화막을 이용하여 형성하고, 감광막(14)은 ArF를 이용하여 형성한다.Referring to FIG. 2A, a hard mask layer 12 and a photosensitive layer 14 are formed on the semiconductor substrate 10. The hard mask film 12 is formed using SiON or a nitride film, and the photosensitive film 14 is formed using ArF.
도 2b를 참조하면, 감광막(14)을 노광 및 현상 공정을 실시하여 감광막 패턴을 형성한다. 감광막 패턴을 마스크로 이용하여 하드 마스크막(12) 및 반도체 기판(10)의 일부를 식각하여 트렌치(16)를 형성한다. 트렌치(16)가 매립되도록 전체 구조 상부에 산화막(18)을 형성한다.Referring to FIG. 2B, the photosensitive film 14 is exposed and developed to form a photosensitive film pattern. Using the photoresist pattern as a mask, a portion of the hard mask film 12 and the semiconductor substrate 10 are etched to form the trench 16. An oxide film 18 is formed over the entire structure so that the trench 16 is buried.
도 2c를 참조하면, 도 2c는 도 3a의 선 A-A를 절취한 상태의 단면도이다. 도 2b의 공정이후 산화막(18)을 CMP 공정을 실시하여 제거한 후, 잔류된 하드 마스크막(12)을 제거하여 니플을 갖는 소자분리막(20)을 형성한다. 질화막인 하드 마스크막(12)은 H3PO4 또는 HF+NH4F를 적절한 비율로 혼합하여 습식 식각 공정을 통해 액티브 영역(a)에 어택(attack)이 최소화 되도록 균일하게 제거한다. 소자분리막(20)이 형성된 부분을 필드 영역(b)이라 하고, 소자분리막(20)과 소자분리막(20) 사이의 영역을 액티브 영역(a)이라고 한다. 일부 액티브 영역(a) 및 필드 영역(b) 상부에 제1 감광막 패턴(22)을 형성한다. 제1 감광막 패턴(22)은 쉽게 작은 사이즈의 패턴을 만들 수 있는 RFP(Resist Flow Process), RELACS(Resolution Enhancement Lithography Assisted by Chemical Shrink) 또는 PEAT(Post Exposure Amine Treatment) 등의 방법으로 제1 감광막 패턴(22)을 형성한다. 제1 감광막 패턴(22)에 의해 개구부(T)가 도 3a의 레이아웃도에 도시된 바와 같이 형성된다.Referring to FIG. 2C, FIG. 2C is a cross-sectional view of the line AA of FIG. 3A taken along the line. After the process of FIG. 2B, the oxide film 18 is removed by performing a CMP process, and the remaining hard mask film 12 is removed to form an element isolation film 20 having nipples. The hard mask layer 12, which is a nitride layer, is evenly mixed with H 3 PO 4 or HF + NH 4 F at an appropriate ratio to minimize attack in the active region a through a wet etching process. A portion where the device isolation film 20 is formed is called a field region b, and a region between the device isolation film 20 and the device isolation film 20 is called an active region a. The first photoresist pattern 22 is formed on the active area a and the field area b. The first photoresist pattern 22 may be formed by a method such as a Resist Flow Process (RFP), a Resolution Enhancement Lithography Assisted by Chemical Shrink (RELACS), or a Post Exposure Amine Treatment (PEAT) that can easily form a small size pattern. To form (22). An opening T is formed by the first photosensitive film pattern 22 as shown in the layout diagram of FIG. 3A.
도 2d를 참조하면, 제1 감광막 패턴(22)을 마스크로 이용하여 액티브 영역(a)의 일부를 일정 깊이로 식각하여 리세스(24)를 형성한 후, 제1 감광막 패턴(22)을 제거한다. 리세스(24) 포함하는 전체 구조 상부에 터널 산화막(26)을 형성한다. 액티브 영역(a) 상부를 식각하여 리세스(24)를 형성함으로써, 액티브 영역(a)의 단면적을 증가시킬 수 있다. Referring to FIG. 2D, the recess 24 is formed by etching a portion of the active region a to a predetermined depth using the first photoresist pattern 22 as a mask, and then removing the first photoresist pattern 22. do. The tunnel oxide film 26 is formed on the entire structure including the recess 24. By forming the recess 24 by etching the upper portion of the active region a, the cross-sectional area of the active region a may be increased.
도 2e를 참조하면, 터널 산화막(26) 상부에 제1 폴리실리콘막(28)을 형성한 후, 제1 폴리실리콘막(28) 상부에 제2 감광막 패턴(30)을 형성한다.Referring to FIG. 2E, after the first polysilicon layer 28 is formed on the tunnel oxide layer 26, the second photoresist layer pattern 30 is formed on the first polysilicon layer 28.
도 2f를 참조하면, 도 2f는 도 3b의 선 B-B를 절취한 상태의 단면도이다. 도 2e의 공정이후 제2 감광막 패턴(30)을 마스크로 이용하여 소자분리막(20) 상부의 제1 폴리실리콘막(28) 및 터널 산화막(26)을 식각한 후, 제2 감광막 패턴(30)을 제거한다. Referring to FIG. 2F, FIG. 2F is a cross-sectional view of the line B-B of FIG. 3B taken away. After the process of FIG. 2E, the first polysilicon layer 28 and the tunnel oxide layer 26 on the device isolation layer 20 are etched using the second photoresist pattern 30 as a mask, and then the second photoresist pattern 30 is etched. Remove it.
도 2g를 참조하면, 도 2g는 도 3c의 선 C-C를 절취한 상태의 단면도이다. 도 2f의 공정이후 제1 폴리실리콘막(28) 상부에 유전체막(34), 제2 폴리실리콘막 및 텅스텐 실리사이드막을 형성한 후, 텅스텐 실리사이드막, 제2 폴리실리콘막, 유전체막(34) 및 제1 폴리실리콘막(28)를 식각하여 게이트를 형성한다. 이로 인해, 제1 폴리실리콘막(28)으로 이루어진 플로팅 게이트(32)와 텅스텐 실리사이드막 및 제2 폴리실리콘막으로 이루어진 컨트롤 게이트(36)가 형성된다. Referring to FIG. 2G, FIG. 2G is a cross-sectional view of the state taken along the line C-C of FIG. 3C. After the process of FIG. 2F, after forming the dielectric film 34, the second polysilicon film, and the tungsten silicide film on the first polysilicon film 28, the tungsten silicide film, the second polysilicon film, the dielectric film 34 and The first polysilicon layer 28 is etched to form a gate. As a result, the floating gate 32 made of the first polysilicon film 28 and the control gate 36 made of the tungsten silicide film and the second polysilicon film are formed.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.3A to 3C are layout views illustrating a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 도 2c의 단면도를 참고하여 설명한다. a는 액티브 영역을, b는 필드 영역을, 22는 감광막 패턴을 나타낸다. T는 개구부로써, 감광막 패턴(22)에 의해 나타난다.Referring to FIG. 3A, it will be described with reference to the cross-sectional view of FIG. 2C. a represents an active region, b represents a field region, and 22 represents a photoresist pattern. T is an opening and is represented by the photosensitive film pattern 22.
도 3b를 참조하면, 도 2f의 단면도를 참고하여 설명한다. a는 액티브 영역을, b는 필드 영역을, 24는 감광막 패턴(22)에 의해 리세스된 것을 나타내고, 32는 제1 폴리실리콘막 및 터널 산화막을 식각하여 형성된 플로팅 게이트를 나타낸다.Referring to FIG. 3B, the cross-sectional view of FIG. 2F will be described. a denotes an active region, b denotes a field region, 24 denotes a recess formed by the photosensitive film pattern 22, and 32 denotes a floating gate formed by etching the first polysilicon film and the tunnel oxide film.
도 3c를 참조하면, 도 2g의 단면도를 참고하여 설명한다. a는 액티브 영역을, b는 필드 영역을, 24는 감광막 패턴(22)에 의해 리세스된 것을 나타내고, 36은 제2 폴리실리콘막 및 텅스텐 실리사이드막으로 이루어진 컨트롤 게이트를 나타낸다.Referring to FIG. 3C, the cross-sectional view of FIG. 2G will be described. a denotes an active region, b denotes a field region, 24 denotes a recess by the photosensitive film pattern 22, and 36 denotes a control gate composed of a second polysilicon film and a tungsten silicide film.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이 본 발명에 의하면, 액티브 영역을 일부 식각하여 리세스를 형성함으로써, 소자분리막의 단면적을 증가시켜 셀 전류를 증가시킬 수 있고, 소자분리막의 단면적의 증가로 패턴 축소 또는 오버레이 관점에서 유리하다. 이로 인해, 센싱 타임이 감소되어 리드 속도를 증가시킬 수 있고, 리드 속도가 증가된 낸드 플래쉬 메모리 소자의 제조가 가능하다.As described above, according to the present invention, by forming a recess by partially etching the active region, it is possible to increase the cell current by increasing the cross-sectional area of the device isolation film, and to increase the cross-sectional area of the device isolation film. Do. As a result, the sensing time may be reduced to increase the read speed, and the manufacture of the NAND flash memory device having the increased read speed may be possible.
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a NAND flash memory device according to the prior art.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 레이아웃도이다.3A to 3C are layout views illustrating a method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 하드 마스크막10 semiconductor substrate 12 hard mask film
14 : 감광막 16 : 트렌치14 photosensitive film 16: trench
18 : 산화막 20 : 소자분리막 18 oxide film 20 device isolation film
22 : 제1 감광막 패턴 24 : 리세스22: first photosensitive film pattern 24: recess
26 : 터널 산화막 28 : 제1 폴리실리콘막26 tunnel oxide film 28 first polysilicon film
30 : 제2 감광막 패턴 32 : 플로팅 게이트30: second photosensitive film pattern 32: floating gate
34 : 유전체막 36 : 컨트롤 게이트34 dielectric film 36 control gate
a : 액티브 영역 b : 필드 영역a: active area b: field area
T : 개구부T: opening
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050055677A KR20070000157A (en) | 2005-06-27 | 2005-06-27 | Method of manufacturing a nand flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050055677A KR20070000157A (en) | 2005-06-27 | 2005-06-27 | Method of manufacturing a nand flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060136127A KR20060136127A (en) | 2007-01-02 |
| KR20070000157A true KR20070000157A (en) | 2007-01-02 |
Family
ID=37868152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050055677A KR20070000157A (en) | 2005-06-27 | 2005-06-27 | Method of manufacturing a nand flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070000157A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869745B1 (en) * | 2007-06-01 | 2008-11-21 | 주식회사 동부하이텍 | Semi-conductor device, and method for fabricating thereof |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100869745B1 (en) * | 2007-06-01 | 2008-11-21 | 주식회사 동부하이텍 | Semi-conductor device, and method for fabricating thereof |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |