KR20060134605A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 질화막인 하드 마스크막을 콘택홀 오픈 식각 공정을 통해 완전히 제거함으로써, 콘택홀 형성 공정에서 물질 선택비에 의한 CMP 공정시 불균형하게 식각되는 불량 요인을 방지 할 수 있고, 후속 공정 단계로 열공정 진행시 압축 응력에 의해 패턴의 들뜸(lifting) 현상을 방지 할 수 있다. 이로 인하여, 공정 단계를 단축 할 수 있다.
또한, 콘택홀 입구 주변에만 USG막을 증착함으로써, 콘택 플러그와 콘택 플러그 사이의 공간을 확보할 수 있다. 이로 인해, M1과 콘택 플러그와의 공정 마진을 확보 할 수 있어 소자의 안정성을 확보 할 수 있다.
콘택 플러그, 질화막, USG

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 식각 방지막
204 : 제1 층간 절연막 206 : 제2 층간 절연막
208 : 하드 마스크막 210 : 하부 반사방지막
212 : 마스크 패턴 214 : 콘택홀
216 : USG막 218 : 제2 폴리 플러그막
220 : 콘택 플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, M1과 콘택 플러그간의 공정 마진을 확보하기 위한 반도체 소자의 제조방법에 관한 것이다.
현재 반도체 소자의 집적도 증가에 따른 콘택 형성을 위해 70nm 플래쉬 메모리 소자에 도입하고 있는 기술의 방법을 도 1a 내지 도 1e을 통해 구체적으로 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막, 게이트, 스페이서 등의 소정의 구조가 형성된 반도체 기판(100) 상부에 식각 방지막(102) 및 제1 층간 절연막(204)을 형성한 후, CMP 평탄화 공정을 실시한다. 식각 방지막(102)은 질화막으로 형성하고 , 제1 층간 절연막(104)은 HDP 산화막으로 형성한다. 제1 층간 절연막(104) 상부에 소오스 콘택 마스크 패턴을 형성한 후, 소오스 콘택 마스크 패턴을 마스크로 제1 층간 절연막(104) 및 식각 방지막(102)을 식각하여 소오스 콘택홀(미도시)을 형성한다. 소오스 콘택 마스크 패턴을 제거한 후, 클리닝 공정을 실시한다. 전체 구조 상부에 제1 폴리 플러그를 증착한 후, 제1 층간 절연막(104)이 노출되도록 연마하여 소오스 콘택(미도시)을 형성한다. 전체 구조 상부에 제2 층간 절연막(106), 하드 마스크막(208) , 하부 반사 방지막(Bottom Anti Reflective Coating; BARC; 110) 및 마스크 패턴 (112)을 형성한다. 하드 마스크막(108)은 질화막으로 형성한다.
도 1b를 참조하면, 마스크 패턴(112)을 마스크로 하부 반사 방지막(110) 및 하드 마스크막(108)을 식각한 후, 마스크 패턴(112) 및 하부 반사 방지막(110)을 제거한다. 식각된 하드 마스크막(108)을 마스크로 제2 층간 절연막(106) 및 제1 층 간 절연막(104)을 식각하여 콘택홀(114)을 형성한다.
도 1c를 참조하면, 하드 마스크막(108) 제거 공정 및 식각 방지막(102) 식각 공정을 동시에 진행하여 반도체 기판(100)에 소정 영역을 노출시켜 콘택홀(114)을 오픈시킨다.
도 1d를 참조하면, 콘택홀(114)이 매립되도록 전체 구조 상부에 제2 폴리 플러그(116)를 증착한다.
도 1e를 참조하면, 제2 폴리 플러그(116)를 연마하여 콘택 플러그(118)를 형성한다.
그러나, 종래 기술과 같은 방법으로 콘택 플러그를 형성하면, 질화막인 하드 마스크막은 폴리실리콘인 하드 마스크막에 비해 식각 선택비가 저하된다. 식각 선택비의 저하로 형성된 콘택 플러그의 탑(Top) CD(Critical Dimension; 임계치수)가 증가함으로써, 후속 공정 단계인 M1(메탈라인1)과 콘택 플러그 사이의 스페이스 (space) 마진이 감소하여 브리지(bridge) 페일을 유발시킨다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 M1과 콘택 플러그 사이의 스페이스 마진을 확보하기 위한 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 소정의 구조가 형성된 반도체 기판 상부에 식각 방지막, 제1 층간 절연막, 제2 층간 절연막, 하드 마스크막, 하부 반사방지막 및 마스크 패턴을 증착한 후, 상기 마스크 패턴을 마스크로 하여 상기 하부 반사방지막 및 하드 마스크막을 식각하는 단계와, 상기 하드 마스크막을 마스크로 상기 제2 층간 절연막 및 제1 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 하드 마스크막 제거 및 식각 방지막 식각을 동시에 진행하여 상기 반도체 기판에 소정 영역을 노출시켜 콘택홀을 오픈시키는 단계와, 상기 콘택홀 입구 주변에만 USG막을 증착한 후, 에치백을 실시하여 상기 콘택홀 입구를 오픈시키는 단계와, 상기 콘택홀이 매립되도록 전체 구조 상부에 제2 폴리 플러그막을 증착한 후, 연마하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 소자분리막, 게이트, 스페이서 등 소정의 구조가 형성된 반도체 기판(200) 상부에 식각 방지막(202), 제1 층간 절연막(204)을 형성한 후, CMP 공정을 실시하여 평탄화 시킨다. 식각 방지막(202)은 질화막으로 형성하고, 제 1 층간 절연막(204)은 HDP 산화막을 이용하여 5000Å 내지 10000Å의 두께로 형성한다. 제1 층간 절연막(204) 상부에 소오스 콘택 마스크 패턴을 형성한 후, 소오스 콘택 마스크 패턴을 마스크로 제1 층간 절연막(204) 및 식각 방지막(202)을 식각하여 소오스 콘택홀을 형성한다. 소오스 콘택 마스크 패턴을 제거한 후, 클리닝 공정을 실시한다. 전체 구조 상부에 제1 폴리 플러그막을 증착한 후, 제1 층간 절연막(204)이 노출되도록 연마하여 소오스 콘택을 형성한다. 전체 구조 상부에 제2 층간 절연막(206), 하드 마스크막(208), 하부 반사 방지막(Bottom Anti Reflective Coating; BARC; 210) 및 마스크 패턴(212)을 형성한다. 제2 층간 절연막(206)은 HDP 산화막 또는 PE-TEOS를 이용하여 1000Å 내지 5000Å의 두께로 형성하고, 하드 마스크막(208)은 질화막인 LP-질화막 또는 PE-질화막을 이용하여 500Å 내지 4000Å의 두께로 형성한다.
도 2b를 참조하면, 마스크 패턴(212)을 마스크로 하부 반사 방지막(210) 및 하드 마스크막(208)을 식각한 후, 마스크 패턴(212) 및 하부 반사 방지막(210)을 제거한다. 식각된 하드 마스크막(208)을 마스크로 제2 층간 절연막(206) 및 제1 층간 절연막(204)을 식각하여 콘택홀(214)을 형성한다.
도 2c를 참조하면, 하드 마스크막(208) 제거 및 식각 방지막(202) 식각을 동시에 진행하여 반도체 기판(200)에 소정 영역을 노출시켜 콘택홀(214)을 오픈시킨다. 하드 마스크막(208) 제거 및 식각 방지막(202) 식각은 CF4, CHF3, CH2F2, CH3F, Ar, O2 등의 단일 가스를 사용하거나 또는 CF4, CHF3, CH2F2, CH3F, Ar, O2 등을 혼합 한 혼합 가스를 사용하고, CCP(capacitively coupled plasma) 타입 장비에서 20mT 내지 70mT의 압력, 500W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용한다.
질화막인 하드 마스크막(208)을 콘택홀(214) 오픈 식각 공정을 통해 완전히 제거함으로써, 콘택홀(214) 형성 공정에서 물질 선택비에 의한 CMP 공정시 불균형하게 식각되는 불량 요인을 방지 할 수 있고, 후속 공정 단계로 열공정 진행시 압축 응력에 의해 패턴의 들뜸(lifting) 현상을 방지 할 수 있다.
도 2d를 참조하면, 콘택홀(214) 입구 주변에 USG막(undoped silicate glass; 216)을 증착한다. USG막(216)은 200Å 내지 1000Å의 두께로 형성한다. 증착된 USG막(216)으로 인해 콘택홀(214) 입구가 좁아지게 된다.
도 2e를 참조하면, 건식 식각 또는 습식 식각을 이용하여 USG막(216)을 에치백(etch back)하여 좁아진 콘택홀(214) 입구를 넓게한다. 습식 식각은 HF, BOE등을 이용하여 에치백한다. 에치백은 CF4, CHF3, CH2F2, C4F8, Ar, O2 등을 단일 가스를 사용하거나 또는 CF4, CHF3, CH2F2, C4F8, Ar, O2 등을 혼합한 혼합 가스를 사용하여 식각하고, 10mT 내지 100mT의 압력, 300W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용한다. 에치백 진행시 반도체 기판(200)의 손실이 심하게 발생하지 않도록 진행한다. 콘택홀(214)이 매립되도록 전체 구조 상부에 제2 폴리 플러그막(218)을 증착한다.
도 2f를 참조하면, 제2 폴리 플러그막(218)을 CMP 공정 또는 에치백을 실시 하여 콘택 플러그(220)를 형성한다. 이로 인하여, 콘택 플러그(220)와 콘택 플러그(220) 사이의 공간을 확보할 수 있어 후속 공정 단계인 M-1(메탈라인)과 콘택 플러그(220)간 공정 마진을 충분히 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 질화막인 하드 마스크막을 콘택홀 오픈 식각 공정을 통해 완전히 제거함으로써, 콘택홀 형성 공정에서 물질 선택비에 의한 CMP 공정시 불균형하게 식각되는 불량 요인을 방지 할 수 있고, 후속 공정 단계로 열공정 진행시 압축 응력에 의해 패턴의 들뜸(lifting) 현상을 방지 할 수 있다. 이로 인하여, 공정 단계를 단축 할 수 있다.
또한, 콘택홀 입구 주변에만 USG막을 증착함으로써, 콘택 플러그와 콘택 플러그 사이의 공간을 확보할 수 있다. 이로 인하여, M1과 콘택 플러그간의 공정 마진을 확보하여 소자의 안정성을 확보 할 수 있다.

Claims (13)

  1. 소정의 구조가 형성된 반도체 기판 상부에 식각 방지막, 제1 층간 절연막, 제2 층간 절연막, 하드 마스크막, 하부 반사방지막 및 마스크 패턴을 증착한 후, 상기 마스크 패턴을 마스크로 하여 상기 하부 반사방지막 및 하드 마스크막을 식각하는 단계;
    상기 하드 마스크막을 마스크로 상기 제2 층간 절연막 및 제1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 하드 마스크막 제거 및 식각 방지막 식각을 동시에 진행하여 상기 반도체 기판에 소정 영역을 노출시켜 콘택홀을 오픈시키는 단계;
    상기 콘택홀 입구 주변에만 USG막을 증착한 후, 에치백을 실시하여 상기 콘택홀 입구를 오픈시키는 단계; 및
    상기 콘택홀이 매립되도록 전체 구조 상부에 제2 폴리 플러그막을 증착한 후, 연마하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 층간 절연막은 HDP 산화막을 이용하여 5000Å 내지 10000Å의 두께로 형성하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 제2 층간 절연막은 HDP 산화막 또는 PE-TEOS을 이용하여 형성하는 것을 포함하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 HDP 산화막은 1000Å 내지 5000Å의 두께로 형성하고, 상기 PE-TEOS는 1000Å 내지 5000Å의 두께로 형성하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 하드 마스크막은 질화막인 LP-질화막 또는 PE-질화막을 이용하여 형성하는 것을 포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 질화막은 500Å 내지 4000Å의 두께로 형성하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 하드 마스크막 제거 및 식각 방지막 식각은 CF4, CHF3, CH2F2, CH3F, Ar, O2 등의 단일 가스를 사용하거나 또는 이를 혼합한 혼합 가스를 사용하여 제거하는 것을 포함하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 하드 마스크막 제거 및 식각 방지막 식각은 CCP 타입 장비에서 20mT 내지 70mT의 압력, 500W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 USG막은 200Å 내지 1000Å의 두께로 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제1항에 있어서, 상기 USG막은 건식 식각 또는 습식 식각을 이용하여 에치백을 실시하는 것을 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 습식 식각은 HF, BOE 등을 이용하여 식각하는 것을 포함하는 반도체 소자의 제조방법.
  12. 제1항에 있어서, 상기 에치백은 CF4, CHF3, CH2F2, C4F8, Ar, O2 등을 단일 가스를 사용하거나 또는 이를 혼합한 혼합 가스를 사용하여 식각하는 것을 포함하는 반도체 소자의 제조방법.
  13. 제1항에 있어서, 상기 에치백은 10mT 내지 100mT의 압력, 300W 내지 1500W의 소오스 파워, 50W 내지 700W의 바이어스 파워를 이용하는 것을 포함하는 반도체 소자의 제조방법.
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