KR20060133637A - 독립된 전원을 가지는 보호 회로 및 이를 구비한 반도체장치 - Google Patents

독립된 전원을 가지는 보호 회로 및 이를 구비한 반도체장치 Download PDF

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KR20060133637A
KR20060133637A KR1020050053351A KR20050053351A KR20060133637A KR 20060133637 A KR20060133637 A KR 20060133637A KR 1020050053351 A KR1020050053351 A KR 1020050053351A KR 20050053351 A KR20050053351 A KR 20050053351A KR 20060133637 A KR20060133637 A KR 20060133637A
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Abstract

입출력단을 가지는 반도체 집적회로의 보호 회로가 상기 반도체 집적회로의 전원과 독립된 전원을 가진다. 상기 보호 회로의 전원은 별도의 패드를 통해 입력받을 수 있다. 상기 전원은 상기 입출력단에 인가되는 입력 전압과 동일한 전압 레벨을 인가받을 수 있다. 상기 보호 회로는 복수의 반도체 집적회로를 가지는 반도체 장치에도 적용될 수 있다. 이러한 보호 회로를 구비함으로써 정상 동작 시에는 다른 반도체 집적회로에 영향받지 않고 동작할 수 있고, 테스트 시에는 다른 반도체 집적회로에 영향받지 않고 테스트를 수행할 수 있다.

Description

독립된 전원을 가지는 보호 회로 및 이를 구비한 반도체 장치{PROTECTION CIRCUIT HAVING SEPERATE VOLTAGE SOURCE AND SEMICONDUCTOR DEVICE HAVING THE PROTECTION CIRCUIT}
도 1 및 도 2는 간단한 보호 회로를 가지는 반도체 장치를 예시한 것이다.
도 3은 각자 보호 회로를 가지는 여러 종류의 반도체 집적회로들이 하나의 패드를 공유하는 경우를 예시한 것이다.
도 4는 본 발명의 일 실시예에 따라 독립된 전원을 가지는 보호 회로를 포함하는 반도체 장치를 예시한 것이다.
도 5는 본 발명의 일 실시예에 따라 독립된 전원을 가지는 각각의 보호회로를 가지는 복수의 반도체 장치를 포함하는 반도체 장치를 예시한 것이다.
* 도면의 주요 부분에 대한 부호의 설명 *
본 발명은 반도체 장치의 입출력를 위한 보호 회로에 관한 것으로 특히 각기 다른 테스트 전압을 가지는 반도체 장치의 테스트를 위한 보호 회로에 관한 것이다.
반도체 장치 제작 공정이 발전함에 따라, 웨이퍼 위에 형성되는 반도체 소자의 크기 및 소자들 간의 간격은 갈수록 작아지고 있으며, 외부에서 가해지는 정전기 등에 취약하게 되므로 입출력 단자에 보호 회로를 부가할 필요가 있다.
한편, 반도체 장치 제작 공정 중 테스트 과정은 완성품의 신뢰성뿐 아니라 제품 원가에 큰 영향을 미치며 불가피한 공정이다. 만약 테스트 과정 중에 정전기 등이 테스트 패드(pad)를 통해 제품에 유입되어 내부의 반도체 소자에 영향을 미친다면, 테스트 결과를 신뢰할 수 없을뿐더러 제품 원가를 상승시키는 요인이 될 것이다. 따라서, 테스트 신호를 입출력 하는 테스트 패드에도 보호 회로를 부가할 필요가 있다.
도 1 및 도 2는 간단한 보호 회로를 가지는 반도체 장치를 예시한 것이다.
도 1을 참조하면, 상기 보호 회로(10) 내 입출력 단자(15)에 입력전압(Vin)이 VDD 및 VSS 사이의 값으로 인가되는 경우에 두 다이오드 (11 및 13)는 역바이어스가 걸리므로 반도체 집적회로(integrated circuit) (17)에는 입력전압(Vin)이 그대로 인가될 것이다.
만약, 외부에서 정전기 등으로 인해 고전압(surge)이 입출력단자(15)에 인가될 경우, 풀다운 다이오드(pull-down diode) (11)가 턴온(turned on)되고 입력되는 과전류가 풀다운 다이오드(11)를 통해 흐르도록 우회 경로를 제공함으로써, 반도체 집적회로(17)를 보호할 수 있다. 마찬가지로 저전압이 인가될 경우, 풀업 다이오드 (pull-up diode) (12)가 턴온되면서 반도체 집적회로(17)를 보호할 수 있다.
도 2는 도 1의 두 다이오드 대신에, 다이오드 결선(diode connected)된 PMOS(P-type Metal Oxide Semiconductor) (12) 및 NMOS(N-type Metal Oxide Semiconductor) (14)를 이용한 경우를 예시한 것이다.
한편, 최근에는 모바일(mobile) 기기에 여러 종류의 반도체 집적회로, 특히 여러 종류의 메모리를 하나의 칩으로 패키징(MCP, Multi-Chip Package)하여 포함하는 경향이 증가하고 있다. 하나의 MCP에 적층된 디램(DRAM), 에스램(SRAM) 또는 플래쉬 메모리(Flash memory) 등은 동작전압 및 입출력전압이 서로 다름에도 입출력 패드를 공유해야 할 필요가 있다. 마찬가지로 테스트 패드도 공유해야 한다.
도 3은 각자 보호 회로를 가지는 여러 종류의 반도체 집적회로들이 하나의 패드를 공유하는 경우를 예시한 것이다. 도 3에서, 종래의 보호 회로(31 및 32)에서는 두 반도체 집적회로(35 및 36)의 각 전원 전압(VDD1, VSS1, VDD2 및 VSS2)이 보호 회로에도 전원으로서 인가된다. 상기 패드(33)는 입출력 패드일 수도 있고, 테스트 패드일 수도 있다.
정상적인 동작 시에, 예를 들어 공유되는 입력 패드(33)에 제1반도체 집적회로(35)를 위한 소정의 입력 전압을 가진 입력 신호(Vin)가 인가 될 때 상기 입력 신호보다 제2반도체 집적회로(36)의 전원 전압(VDD2)이 낮다고 가정하면, 상기 공유되는 입력 패드(33)에 연결된 상기 제2반도체 집적회로의 제2보호 회로(32)가 작동할 수 있다. 따라서, 상기 입력 신호(Vin)를 받으려는 제1반도체 집적회로(35)에서는 상기 소정의 입력 전압(Vin)을 유지하지 못할 수 있고, 상기 제2반도체 집적 회로에서는 제2보호 회로(32)가 작동함으로써 누설 전류가 발생할 수 있다.
테스트 동작 시에는, 공유되는 테스트 패드(33)에 여러 종류의 테스트 패턴 전압(Vin)이 입력되는데, 예를 들어 제1반도체 집적회로(35)를 위한 소정의 테스트 패턴에서는 제2반도체 집적회로(36)의 보호 회로(32)가 작동하여 테스트 실패(test fail)를 일으킬 수 있다. 예를 들어, 플래쉬 메모리와 같은 반도체 집적회로의 소정의 테스트 패턴 전압이 7V이고 디램과 같은 반도체 집적회로들의 전원 전압은 1.8V이라면, 플래쉬 메모리의 테스트를 위해 7V가 입력될 때 다른 디램 집적회로들의 보호 회로가 작동할 것이므로, 상기 플래쉬 메모리에 대해서 원하는 테스트 패턴을 수행할 수 없다.
한편, 상기 플래쉬 메모리의 테스트 시 나머지 디램 집적회로의 전원단자에도 7V를 가하여 테스트를 수행하는 경우를 가정하면, 상기 테스트 패턴은 수행할 수 있을 것이나 상기 디램 집적회로들에 악영향이 미칠 수 있다.
본 발명의 목적은 분리된 전원을 가지는 반도체 장치용 보호 회로를 제공하는 것이다.
본 발명의 다른 목적은 분리된 전원을 가지는 보호 회로를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 장치용 보호 회로의 전원을 분리시켜 반도체 장치를 테스트 하는 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 보호회로는 입출력단을 가지는 내부회로의 보호회로로서, 외부에서 입력 전압을 입력받거나 외부로 출력 전압을 출력하는 제1단자와 상기 내부회로의 입출력단과 연결되어, 상기 내부회로의 입출력단에 상기 입력 전압을 전송하거나 상기 내부회로의 입출력단에서 상기 출력 전압을 전달받는 제2단자 및 상기 내부회로의 전원과 독립된 전압전원을 포함한다.
상기 보호회로는 상기 제1단자와 전압전원 사이에 복수의 전류 경로를 가지도록 연결될 수 있다. 또, 상기 전류 경로는 다이오드 결선된 모스 트랜지스터를 포함할 수 있다. 상기 보호회로의 전압전원은 별도의 패드를 통해 입력받을 수도 있으며, 상기 외부의 입력 전압과 실질적으로 동일한 전압 레벨을 인가받을 수 있다.
본 발명의 실시예에 따른 반도체 장치는 입출력단을 가지는 내부회로 및 보호회로를 포함하며, 상기 보호회로는 외부에서 입력 전압을 입력받거나 외부로 출력 전압을 출력하는 제1단자, 상기 내부회로의 입출력단에 상기 입력 전압을 전송하거나 상기 내부회로의 입출력단에서 상기 출력 전압을 전달받는 제2단자 및 상기 내부회로의 전원과 독립된 전압전원을 포함한다. 상기 보호회로는 상기 제1단자와 전압전원 사이에 복수의 전류 경로를 가지도록 연결된 복수의 다이오드를 포함할 수 있다. 상기 반도체 장치는 보호회로 전원 전압공급을 위한 별도의 패드를 더 포함하되, 상기 보호회로의 전압전원은 상기 별도의 패드를 통해 입력받을 수 있다. 상기 전압전원은 상기 외부의 입력 전압과 동일한 전압 레벨을 인가받을 수 있다. 상기 내부회로는 반도체 메모리 회로일 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 각각 입출력단을 가지는 복수의 내부회로와 패드 및 복수의 보호회로를 포함하며, 상기 보호회로는 상기 패드에 연결되는 제1단자, 상기 복수의 내부회로 중 어느 한 내부회로의 입출력단에 연결되는 제2단자 및 상기 내부회로의 전원과 독립된 전압전원을 가지고, 상기 각각의 내부회로마다 상기 보호회로가 각각 연결되어 있으며, 상기 복수의 내부회로에 입출력되는 신호는 상기 패드를 공유하여 입출력된다. 상기 각각의 보호회로는 상기 제1단자와 전압전원 사이에 복수의 전류 경로를 가지도록 연결된 복수의 다이오드를 포함할 수 있다. 상기 반도체 장치는 보호회로 전원 전압공급을 위한 별도의 패드를 더 포함하되, 상기 보호회로의 전압전원이 상기 별도의 패드를 통해 입력받을 수 있다. 상기 전압전원은 상기 외부의 입력 전압과 동일한 전압 레벨을 인가받을 수 있다. 상기 내부회로는 반도체 메모리 회로일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 복수의 내부회로에 대해 각각 독립된 전원을 가지는 보호회로를 포함하는 반도체 장치에 있어서, 상기 복수의 내부회로 중 어느 하나의 입력 전압의 스윙이 다른 내부회로의 동작 전압 레벨보다 높은 지 여부를 판단하는 단계 및 상기 입력 전압의 스윙이 상기 다른 내부회로의 동작 전압 레벨보다 높다면, 상기 보호회로의 독립된 전원의 전압 레벨을 상기 입력 전압의 스윙 레벨과 동일한 레벨로 공급하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은 독립된 전원을 가 지는 보호회로를 포함하는 반도체 장치에 있어서, 테스트 패턴의 전압 레벨이 상기 반도체 장치의 동작 전압보다 높은 지 여부를 판단하는 단계 및 상기 테스트 패턴의 전압 레벨이 상기 반도체 장치의 동작 전압보다 높다면 상기 독립된 전원의 전압 레벨을 상기 테스트 패턴의 전압 레벨과 동일한 레벨로 공급하는 단계를 포함한다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따라 독립된 전원을 가지는 보호 회로를 포함하는 반도체 장치를 예시한 것이다. 상기 보호 회로(41)는 예를 들어 도 1와 같이 복수의 다이오드로 구성되거나, 도 2와 같이 다이오드 결선된 트랜지스터로 구성될 수 있다. 물론, 정상적인 입력 전압 레벨보다 높은 전압이 입력될 경우에 우회하는 전류 경로를 형성함으로써 내부 반도체회로를 보호하는 보호 회로의 구성 방법은 다양하므로, 도 1 및 도 2의 예시에 한정되지 않는다. 상기 반도체 장치(40)는 반도체 메모리 장치일 수 있다.
도 4를 참조하면, 상기 보호 회로(41)에 대한 전압전원(VP)은 내부 반도체회로의 전압전원(VDD 및 VSS)과 별도로 공급된다. 테스트 시에 테스트 패턴 전압(Vin)이 상기 내부 반도체회로의 전원전압(VDD)보다 높게 설정될 때에는, 상기 보호 회로(41)에 소정의 전원전압(VP)을 공급하여 상기 보호 회로(41)가 상기 높은 테스트 패턴 전압(Vin)에 의해 작동되지 않도록 하여, 상기 테스트를 수행한다. 예를 들어, 도 1 및 도 2의 보호 회로를 가진 경우에, 상기 보호 회로(41)의 전원전압(VP)에 상기 테스트 패턴 전압(Vin)과 동일한 레벨의 전압을 인가하면 도 1의 보 호 회로(10)의 상부 다이오드(11) 또는 도 2의 보호 회로(20)의 피모스 트랜지스터(21)는 턴온 되지 않으므로 상기 테스트 패턴 전압(Vin)이 상기 내부 반도체 집적회로(45)에 공급되고, 원하는 테스트 패턴에 대해 테스트를 수행할 수 있다.
한편, 테스트 시 상기 보호 회로(41)의 전원전압(VP)은 반도체 집적회로 내부의 전압 생성기(미도시)에서 공급할 수도 있지만, 별도의 패드(47)를 통해 공급될 수도 있다.
도 5는 본 발명의 일 실시예에 따라 독립된 전원을 가지는 각각의 보호회로를 가지는 복수의 반도체 집적회로를 포함하는 반도체 장치를 예시한 것이다. 상기 반도체 장치(50)는 예를 들어 복수의 반도체 집적회로가 적층된 MCP일 수 있다. 상기 복수의 반도체 집적회로들(55 및 56)은 입출력 또는 테스트를 위한 패드(53)를 공유한다. 상기 보호 회로(51)는 예를 들어 도 1와 같이 복수의 다이오드로 구성되거나, 도 2와 같이 다이오드 결선된 트랜지스터로 구성될 수 있다. 물론, 정상적인 입력 전압 레벨보다 높은 전압이 입력될 경우에 우회하는 전류 경로를 형성함으로써 내부 반도체 집적회로를 보호하는 보호 회로를 구성하는 방법은 다양하므로, 도 1 및 도 2의 예시에 한정되지 않는다. 상기 복수의 반도체 집적회로(55 및 56)는 반도체 메모리 회로를 포함한다.
도 5를 참조하면, 상기 보호 회로(51 및 52)에 대한 전원전압(VP)은 상기 복수의 반도체 집적회로의 전압전원(VDD1, VSS1, VDD2 및 VSS2)과 별도로 공급된다. 정상 동작 시에 예를 들어, 제1반도체 집적회로(55)에 입력되는 입력 전압(Vin)의 레벨이 제2반도체 집적회로(56)의 전원 전압(VDD2 및 VSS2)보다 큰 경우에는, 상기 각각의 보호 회로(51 및 52)에 소정의 전원전압(VP)을 공급하여 상기 제2반도체 집적회로(56)의 보호 회로(52)가 작동하지 않도록 한다. 예를 들어, 도 1 및 도 2의 보호 회로를 가진 경우에, 상기 보호 회로(55 및 56)의 전원전압(VP)에 상기 입력 전압(Vin)과 동일한 레벨의 전압을 인가하면 도 1의 보호 회로(10)의 상부 다이오드(11) 또는 도 2의 보호 회로(20)의 피모스 트랜지스터(21)는 턴온 되지 않으므로 상기 입력 전압(Vin)이 정상적으로 상기 제1반도체 집적회로(55)에 공급되고, 상기 제2반도체 집적회로(56)의 보호 회로(52)에서는 전류가 누설되지 않는다.
한편, 정상 동작 시에 상기 보호 회로(51 및 52)의 전원(VP)은 반도체 장치 내부의 전압 생성기(미도시)에서 공급할 수도 있지만, 별도의 패드(57)를 통해 공급할 수 있다.
상기 별도의 패드(57)를 통해 상기 보호 회로의 전원(VP)을 공급하는 경우에, 예를 들어 상기 복수의 반도체 집적회로(55 및 56) 중 어느 한 반도체 집적회로(55)에 입력될 입력 전압(Vin)의 스윙이 다른 반도체 집적회로(56)의 동작 전압 레벨(VDD2)보다 높은 지 여부를 판단하여 상기 입력 전압(Vin)의 스윙이 다른 반도체 집적회로(56)의 동작 전압 레벨(VDD2)보다 높다면, 상기 보호 회로(52)의 독립된 전원(VP)의 전압 레벨을 상기 입력 전압(Vin)의 스윙 레벨과 동일한 레벨로 공급하는 방식으로 상기 반도체 장치(50)를 동작시킬 수 있다.
테스트 시에 예를 들어 반도체 집적회로(55)의 테스트 패턴 전압(Vin)이 상기 다른 반도체 집적회로(56)의 전원전압(VDD2)보다 높게 설정될 때에는, 상기 각각의 보호 회로(51 및 52)에 소정의 전원전압(VP)을 공급하여 상기 각각의 보호 회 로(51 및 52)가 상기 높은 테스트 패턴 전압(Vin)에 의해 작동되지 않도록 한다. 예를 들어, 도 1 및 도 2의 보호 회로를 가진 경우에, 상기 보호 회로(51 및 52)의 전원전압(VP)에 상기 테스트 패턴 전압(Vin)과 동일한 레벨의 전압을 인가하면 도 1의 보호 회로(10)의 상부 다이오드(11) 또는 도 2의 보호 회로(20)의 피모스 트랜지스터(21)는 턴온 되지 않으므로 상기 테스트 패턴 전압(Vin)이 상기 반도체 집적회로(55)에 공급되고, 원하는 테스트 패턴에 대해 테스트를 수행할 수 있다.
한편, 테스트 시에는 상기 보호 회로(51 및 52)의 전원전압(VP)은 반도체 장치 내부의 전압 생성기(미도시)에서 공급할 수도 있지만, 별도의 패드(57)를 통해 공급될 수도 있다.
상기 별도의 패드(57)를 통해 상기 보호 회로의 전원(VP)을 공급하는 경우에, 상기 테스트는 테스트 패턴의 전압 레벨(Vin)이 상기 반도체 장치의 동작 전압(VDD1 또는 VDD2)보다 높은 지 여부를 판단하여, 상기 테스트 패턴의 전압 레벨이 상기 반도체 장치의 동작 전압보다 높다면 상기 독립된 전원(VP)의 전압 레벨을 상기 테스트 패턴의 전압 레벨과 동일한 레벨로 공급하는 방식으로 수행될 수 있다.
본 발명의 실시예에 따르면, 반도체 집적회로의 보호 회로를 상기 반도체 집적회로의 전원과 독립된 전원을 갖도록 함으로써 상기 반도체 집적회로의 전원전압보다 높은 전압의 테스트 패턴 전압이 입력될 때 보호 회로가 작동하는 것을 막고 원하는 테스트가 수행되도록 할 수 있다. 또한, 복수의 반도체 집적회로를 포함하 는 MCP의 경우에도, 서로 다른 입력 전압에 의해 각각의 보호 회로가 작동하여 정상적인 동작을 방해하는 것을 방지할 수 있다. MCP 장치의 테스트 시에는 상기 반도체 장치의 전원전압보다 높은 전압의 테스트 패턴 전압이 입력될 때 각각의 보호 회로가 작동하는 것을 막고 원하는 테스트가 수행되도록 할 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 입출력단을 가지는 내부회로의 보호회로로서,
    외부에서 입력 전압을 입력받거나 외부로 출력 전압을 출력하는 제1단자;
    상기 내부회로의 입출력단과 연결되어, 상기 내부회로의 입출력단에 상기 입력 전압을 전송하거나 상기 내부회로의 입출력단에서 상기 출력 전압을 전달받는 제2단자; 및
    상기 내부회로의 전원과 독립된 전압전원을 포함하는 것을 특징으로 하는 보호회로.
  2. 제 1항에 있어서, 상기 보호회로는 상기 제1단자와 전압전원 사이에 복수의 전류 경로를 가지도록 연결된 것을 특징으로 하는 보호회로.
  3. 제 2항에 있어서, 상기 전류 경로는 다이오드 결선된 모스 트랜지스터를 포함하는 것을 특징으로 하는 보호회로.
  4. 제 1항에 있어서, 상기 보호회로의 전압전원이 별도의 패드를 통해 입력받는 것을 특징으로 하는 보호회로.
  5. 제 1항에 있어서, 상기 전압전원은 상기 외부의 입력 전압과 동일한 전압 레벨을 인가받는 것을 특징으로 하는 보호회로.
  6. 입출력단을 가지는 내부회로; 및
    외부에서 입력 전압을 입력받거나 외부로 출력 전압을 출력하는 제1단자, 상기 내부회로의 입출력단에 상기 입력 전압을 전송하거나 상기 내부회로의 입출력단에서 상기 출력 전압을 전달받는 제2단자 및 상기 내부회로의 전원과 독립된 전압전원을 포함하는 보호회로를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 보호회로는 상기 제1단자와 전압전원 사이에 복수의 전류 경로를 가지도록 연결된 복수의 다이오드를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 반도체 장치는 보호회로 전원 전압공급을 위한 별도 의 패드를 더 포함하되, 상기 보호회로의 전압전원은 상기 별도의 패드를 통해 입력받는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서, 상기 전압전원은 상기 외부의 입력 전압과 동일한 전압 레벨을 인가받는 것을 특징으로 하는 반도체 장치.
  10. 제 6항에 있어서, 상기 내부회로는 반도체 메모리 회로임을 특징으로 하는 반도체 장치.
  11. 각각 입출력단을 가지는 복수의 내부회로;
    패드; 및
    상기 패드에 연결되는 제1단자, 상기 복수의 내부회로 중 어느 한 내부회로의 입출력단에 연결되는 제2단자 및 상기 내부회로의 전원과 독립된 전압전원을 가지는 복수의 보호회로를 포함하되,
    상기 각각의 내부회로마다 상기 보호회로가 각각 연결되어 있으며, 상기 복수의 내부회로에 입출력되는 신호는 상기 패드를 공유하여 입출력되는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서, 상기 각각의 보호회로는 상기 제1단자와 전압전원 사이에 복수의 전류 경로를 가지도록 연결된 복수의 다이오드를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 11항에 있어서, 상기 반도체 장치는 보호회로 전원 전압공급을 위한 별도의 패드를 더 포함하되, 상기 보호회로의 전압전원이 상기 별도의 패드를 통해 입력받는 것을 특징으로 하는 반도체 장치.
  14. 제 11항에 있어서, 상기 전압전원은 상기 외부의 입력 전압과 동일한 전압 레벨을 인가받는 것을 특징으로 하는 반도체 장치.
  15. 제 11항에 있어서, 상기 내부회로는 반도체 메모리 회로임을 특징으로 하는 반도체 장치.
  16. 복수의 내부회로에 대해 각각 독립된 전원을 가지는 보호회로를 포함하는 반도체 장치에 있어서,
    상기 복수의 내부회로 중 어느 하나의 입력 전압의 스윙이 다른 내부회로의 동작 전압 레벨보다 높은 지 여부를 판단하는 단계; 및
    상기 입력 전압의 스윙이 상기 다른 내부회로의 동작 전압 레벨보다 높다면, 상기 보호회로의 독립된 전원의 전압 레벨을 상기 입력 전압의 스윙 레벨과 동일한 레벨로 공급하는 단계를 포함하는 반도체 장치의 동작 방법.
  17. 독립된 전원을 가지는 보호회로를 포함하는 반도체 장치의 테스트 방법은,
    테스트 패턴의 전압 레벨이 상기 반도체 장치의 동작 전압보다 높은 지 여부를 판단하는 단계; 및
    상기 테스트 패턴의 전압 레벨이 상기 반도체 장치의 동작 전압보다 높다면 상기 독립된 전원의 전압 레벨을 상기 테스트 패턴의 전압 레벨과 동일한 레벨로 공급하는 단계를 포함하는 반도체 장치의 테스트 방법.
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KR101034927B1 (ko) * 2005-06-29 2011-05-17 주식회사 하이닉스반도체 기준전압 입력 구조에서 고주파 노이즈를 제거할 수 있는반도체 장치

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