KR20060128376A - Chip stack package - Google Patents

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KR20060128376A
KR20060128376A KR1020050049778A KR20050049778A KR20060128376A KR 20060128376 A KR20060128376 A KR 20060128376A KR 1020050049778 A KR1020050049778 A KR 1020050049778A KR 20050049778 A KR20050049778 A KR 20050049778A KR 20060128376 A KR20060128376 A KR 20060128376A
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김성철
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Abstract

A chip stack package is provided to reduce a connection path and to improve the operation speed of device by using a bump for connecting a semiconductor chip to a substrate. A step-type groove is formed on a center of a substrate(20). A first pad(23) is arranged on a bottom surface(22a) and a step surface of the groove. The first pads are electrically connected to second pads(24) arranged on a lower surface(22c) through a via hole(25). Boding pads(31,41) of an edge array type are formed on upper surfaces of plural semiconductor chips(30,40). The semiconductor chips are attached to the bottom surface and the step surface of the step type groove of the substrate by using a bump. The bonding pads of the semiconductor chips are electrically connected to the first pad of the substrate. Solder balls(70) are attached to the second pads as an electrical connecting unit. An encapsulant(60) seals a region including the upper portion of the semiconductor chip attached to a top side and a top step surface of the step type groove.

Description

칩 스택 패키지{Chip stack package}Chip stack package

도 1은 두 개의 패키지를 스택하여 제조된 종래의 스택 패키지를 도시한 단면도.1 is a cross-sectional view showing a conventional stack package manufactured by stacking two packages.

도 2는 하나의 패키지에 두 개의 반도체 칩을 적층하는 스택 패키지를 도시한 단면도.2 is a cross-sectional view illustrating a stack package in which two semiconductor chips are stacked in one package.

도 3은 본 발명의 실시예에 따른 기판을 도시한 단면도.3 is a cross-sectional view showing a substrate according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 제 1 및 제 2 반도체 칩을 도시한 단면도.4 is a cross-sectional view illustrating first and second semiconductor chips according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 기판 내에 제 1 및 제 2 반도체 칩이 탑재된 상태를 보여주는 단면도.5 is a cross-sectional view illustrating a state in which first and second semiconductor chips are mounted in a substrate according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 칩 스택 패키지의 단면도.6 is a cross-sectional view of a chip stack package according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 명치 *Nomenclature for the main parts of the drawing

20: 기판 21: 계단형 홈20: substrate 21: stepped groove

23: 제 1 패드 24: 제 2 패드23: first pad 24: second pad

25: 비아 홀 26: 제 3 패드25: via hole 26: third pad

30: 제 1 반도체 칩 31,41: 본딩패드30: first semiconductor chip 31, 41: bonding pad

32,42: 범프 40: 제 2 반도체 칩32, 42 bump 40: second semiconductor chip

43: 금속 와이어43: metal wire

본 발명은 칩 스택 패키지에 관한 것으로서, 보다 상세하게는, 계단형의 기판 내에 다수의 반도체 칩들을 탑재시킨 칩 스택 패키지에 관한 것이다.The present invention relates to a chip stack package, and more particularly, to a chip stack package having a plurality of semiconductor chips mounted in a stepped substrate.

최근, 전기.전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고접적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 하다.Recently, as high performance is required along with miniaturization of electric and electronic products, various technologies for providing a high capacity semiconductor module have been researched and developed. As a method for providing a high-capacity semiconductor module, there is an increase in the capacity of a memory chip, that is, high integration of the memory chip, which is achieved by integrating a larger number of cells in a limited space of a semiconductor chip. Can be realized. However, such high integration of the memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width.

이에 따라, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서, 스택(stack) 기술이 제안되었으며, 이러한 스택 패키지는 하나의 패키지에 두 개 이상의 반도체 칩을 적층하는 방식, 또는 두 개 이상의 패키지들을 적층하는 방식을 통해 제조되고 있다.Accordingly, as another method for providing a high capacity semiconductor module, a stack technology has been proposed, and such a stack package is a method of stacking two or more semiconductor chips in one package, or stacking two or more packages. It is manufactured by the method.

도 1은 두 개의 패키지를 스택하여 제조된 종래의 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional stack package manufactured by stacking two packages.

두 개의 패키지를 스택하여 제조된 종래의 스택 패키지는, 개별 공정을 통해 제작된 두 개의 패키지(10,11)가 상하에 배치되고, 각 패키지(10,11)의 외부로 인출된 리드 프레임(lead frame)의 아우터 리드(12,13)는 동축 선상에 배치되어 동일 기능을 하는 것들끼리 상호 연결된다.In a conventional stack package manufactured by stacking two packages, two packages 10 and 11 manufactured by individual processes are disposed above and below, and lead frames drawn out of each package 10 and 11 are drawn out. The outer leads 12, 13 of the frame are arranged on a coaxial line and interconnected with ones having the same function.

이와 같은 종래의 스택 패키지는, 두개의 패키지(10,11)가 서로 불안정하게 적층되어 있으며, 또한 적층된 두 패키지(10,11)의 아우터 리드(12,13)가 상호 불안정하게 연결되어 있다. 그 결과, 두 패키지(10,11)의 작은 흔들임에도 아우터 리드(12,13)가 단락되어 패키지의 불량이 발생될 수 있다. 또한, 두 개의 패키지를 적층함에 따라 패키지의 두께가 두꺼워진다.In the conventional stack package, the two packages 10 and 11 are unstablely stacked on each other, and the outer leads 12 and 13 of the two stacked packages 10 and 11 are unstablely connected to each other. As a result, the outer leads 12 and 13 may be short-circuited even with small shaking of the two packages 10 and 11, resulting in a defect of the package. In addition, as the two packages are stacked, the thickness of the package becomes thicker.

도 2는 하나의 패키지에 두 개의 반도체 칩을 적층하는 스택 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a stack package in which two semiconductor chips are stacked in one package.

하나의 패키지에 두 개의 반도체 칩을 적층하는 스택 패키지는, 크기가 다른 두개의 반도체 칩을(14,15)을 기판(16)상에 적층하고, 동일 기능의 본딩패드를 금속 와이어(17,18)를 통해 전기적으로 연결시키는 와이어 본딩을 실시한다. 이와 같은 종래의 칩 스택 패키지는, 와이어 본딩을 실시하기 위한, 일정 공간이 필요하게 되며, 또한, 기판(16) 자체의 높이로 인해, 도 1에 도시한 스택 패키지와 동일하게 패키지의 박형화 구현에 한계가 있다.In a stack package in which two semiconductor chips are stacked in one package, two semiconductor chips 14 and 15 of different sizes are stacked on the substrate 16, and a bonding pad having the same function is attached to the metal wires 17 and 18. Wire bonding to electrically connect through Such a conventional chip stack package requires a certain space for wire bonding, and also due to the height of the substrate 16 itself, the same thickness as the stack package shown in FIG. There is a limit.

따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 계단형 홈이 구비된 기판상에 반도 체 칩을 적층하고, 기판과 반도체 칩 간의 전기적 접속이 범프에 의해 이루어지도록 함으로써, 패키지의 박형화 및 소자의 고속 동작을 구현할 수 있는 칩 스택 패키지를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to stack a semiconductor chip on a substrate provided with a stepped groove, and between the substrate and the semiconductor chip. The electrical connection is made by bumps, thereby providing a chip stack package capable of thinning the package and high-speed operation of the device.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 각각 제 1 패드가 배열되며, 상기 제 1 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 2 패드들과 각각 전기적으로 연결되는 기판; 상부면에 에지 어레이 타입(edge array type)으로 본딩 패드들이 구비되고, 범프를 매개로 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 상기 기판의 제 1 패드와 전기적으로 접속되는 다수의 반도체 칩; 상기 기판의 제 2 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및 상기 계단형 홈의 최상부 계단면 측부 및 상기 최상부 계단면에 부착되는 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 한다.In order to achieve the above object, in accordance with one aspect of the present invention, a chip stack package is provided: the package has a stepped groove in a central portion thereof, and a first pad is arranged on the bottom and the step surface of the groove, respectively; Each of the first pads may include: a substrate electrically connected to second pads arranged on a bottom surface of the first pad through via holes; Bonding pads are provided on an upper surface of an edge array type and attached to the bottom and the stepped grooves of the substrate via bumps, and the bonding pads are electrically connected to the first pad of the substrate. A plurality of semiconductor chips; Solder balls attached to each of the second pads of the substrate to function as electrical connection means; And an encapsulant for sealing an area including an uppermost stepped side of the stepped groove and an upper portion of the semiconductor chip attached to the uppermost stepped surface.

상기 구성에서, 상기 기판 상의 계단형 홈에는 두개 이상의 상기 반도체 칩이 탑재된다.In the above configuration, two or more of the semiconductor chips are mounted in the stepped grooves on the substrate.

본 발명의 또 다른 일면에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 각각 제 1 패드가 배열되며, 상기 제 1 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 2 패드들과 각각 전기적으로 연결되는 기판; 상부면에 에지 어레이 타입(edge array type)으로 본딩 패드들이 구비되고, 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 범프 및 금속 와이어를 매개로 상기 기판의 제 1 패드와 전기적으로 접속되는 다수의 반도체 칩; 상기 기판의 제 2 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및 상기 계단형 홈의 최상부 계단면 측부 및 상기 최상부 계단면에 부착되는 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 한다.According to yet another aspect of the present invention, a chip stack package is provided: the package includes a stepped groove in a central portion thereof, and a first pad is arranged on the bottom and the step surface of the groove, respectively, and the first pad is provided. Each of the substrates is electrically connected to second pads arranged on the bottom surface through via holes; Bonding pads are provided on an upper surface of an edge array type and attached to a stepped groove bottom and a stepped surface of the substrate, and the bonding pads are connected to the first pad of the substrate via bumps and metal wires. A plurality of semiconductor chips electrically connected; Solder balls attached to each of the second pads of the substrate to function as electrical connection means; And an encapsulant for sealing an area including an uppermost stepped side of the stepped groove and an upper portion of the semiconductor chip attached to the uppermost stepped surface.

상기 구성에서, 상기 기판 상의 계단형 홈에는 두개 이상의 상기 반도체 칩이 탑재된다.In the above configuration, two or more of the semiconductor chips are mounted in the stepped grooves on the substrate.

(실시예)(Example)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 5은 본 발명의 실시예에 따른 칩 스택 패키지를 설명하기 위한 단면도로서, 도 3은 본 발명의 실시예에 따른 기판을 도시한 단면도이고, 도 4는 본 발명의 실시예에 따른 제 1 및 제 2 반도체 칩을 도시한 단면도이며, 도 5는 상기 기판 내에 제 1 및 제 2 반도체 칩이 탑재된 상태를 보여주는 단면도이다. 이하의 설명에서는 기판 상에 두개의 반도체 칩이 적층되는 구조를 예를 들어 설명하지만, 실질적으로 두개 이상의 반도체 칩이 적층될 수 있다.3 to 5 are cross-sectional views illustrating a chip stack package according to an exemplary embodiment of the present invention, FIG. 3 is a cross-sectional view illustrating a substrate according to an exemplary embodiment of the present invention, and FIG. 1 and 2 are cross-sectional views showing first and second semiconductor chips, and FIG. 5 is a cross-sectional view showing a state in which the first and second semiconductor chips are mounted in the substrate. In the following description, a structure in which two semiconductor chips are stacked on a substrate is described as an example, but substantially two or more semiconductor chips may be stacked.

도 3을 참조하면, 본 발명의 실시예에 따른 기판(20)은, 상부면 중심부에 1단의 계단형 홈(21)을 갖으며, 상기 홈(21)의 저면(22a) 및 상기 계단면(22b)에는 각각 제 1 및 제 2 패드들(23,24)이 배열되어 있다. 제 1 및 제 2 패드들(23,24) 은, 내부에 구비된 비아 홀(25)을 통해 하부면(22c)에 배치된 제 3 패드(26), 즉, 볼랜드와 각각 전기적으로 연결되어 있다.Referring to FIG. 3, the substrate 20 according to the embodiment of the present invention has a single stepped groove 21 at the center of the upper surface, and has a bottom surface 22a and the step surface of the groove 21. First and second pads 23 and 24 are arranged at 22b, respectively. The first and second pads 23 and 24 are electrically connected to the third pad 26 disposed on the lower surface 22c, that is, the borland, through the via hole 25 provided therein. .

도 4를 참조하면, 제 1 및 제 2 반도체 칩(30,40)은 에지 어레이 타입(edge array type)으로 본딩 패드(31,41)가 배열된 구조를 갖고, 본딩 패드(31,41) 상에는 범프(32,42)가 형성되어 있다.Referring to FIG. 4, the first and second semiconductor chips 30 and 40 have a structure in which bonding pads 31 and 41 are arranged in an edge array type, and on the bonding pads 31 and 41. Bumps 32 and 42 are formed.

도 5를 참조하면, 상기 제 1 반도체 칩(30)은, 기판(20)의 계단형 홈(21)의 저면(22a)에 배치되고, 그의 본딩 패드들(31)은 범프(32)에 의해서 기판(20)의 제 1 패드들(23)과 각각 전기적으로 접속되어 있다. 상기 제 2 반도체 칩(40)은, 비전도성 접착제(50)를 매개로 상기 제 1 반도체 칩(30)의 상부에 배치되면서, 기판(20)의 계단면(22b) 상에 배치되고, 그의 본딩 패드들(31)은 범프(42)에 의해서 기판(20)의 제 2 패드들(24)과 각각 전기적으로 접속되어 있다. 또한, 제 2 반도체 칩(40) 상부면은 봉지제(60)로 밀봉된 구조를 갖고, 기판(20) 하부면(22c)의 제 3 패드(26) 상에는 솔더 볼(70)이 부착되어 있다.Referring to FIG. 5, the first semiconductor chip 30 is disposed on the bottom surface 22a of the stepped groove 21 of the substrate 20, and the bonding pads 31 thereof are formed by the bumps 32. The first pads 23 of the substrate 20 are electrically connected to each other. The second semiconductor chip 40 is disposed on the stepped surface 22b of the substrate 20, while the upper portion of the first semiconductor chip 30 is disposed through the nonconductive adhesive 50. The pads 31 are electrically connected to the second pads 24 of the substrate 20 by the bumps 42, respectively. In addition, the upper surface of the second semiconductor chip 40 has a structure sealed with an encapsulant 60, and solder balls 70 are attached to the third pads 26 of the lower surface 22c of the substrate 20. .

이와 같은 구조를 갖는 본 발명의 실시예에 따른 칩 스택 패키지는, 반도체 칩들이 기판의 계단형 홈에 탑재된 구조를 갖고, 기판과 반도체 칩간의 전기적 접속이 종래의 금속 와이어가 아닌 범프에 의해 이루어짐에 따라, 패키지의 크기 및 두께 증가를 방지할 수 있다. 또한, 반도체 칩과 기판 간의 전기적 접속 경로가 범프에 의해 짧아짐으로써, 소자의 고속 동작이 가능하다.A chip stack package according to an embodiment of the present invention having such a structure has a structure in which semiconductor chips are mounted in stepped grooves of a substrate, and electrical connection between the substrate and the semiconductor chips is made by bumps, not conventional metal wires. As a result, an increase in size and thickness of the package can be prevented. In addition, the electrical connection path between the semiconductor chip and the substrate is shortened by bumps, thereby enabling high-speed operation of the device.

이하, 도 6을 참조하여, 본 발명의 다른 실시예에 따른 칩 스택 패키지를 설명하기로 한다. 도 6은 본 발명의 다른 실시예에 따른 칩 스택 패키지의 단면도이 다.Hereinafter, a chip stack package according to another exemplary embodiment of the present invention will be described with reference to FIG. 6. 6 is a cross-sectional view of a chip stack package according to another embodiment of the present invention.

도시한 바와 같이, 본 발명의 다른 실시예에 따른 칩 스택 패키지는 상기 제 1 반도체 칩(30)은, 기판(20)의 계단형 홈(21)의 저면(22a)에 배치되고, 그의 본딩 패드들(31)은 범프(32)에 의해서 기판(20)의 제 1 패드들(23)과 각각 전기적으로 접속되어 있다. 그리고, 제 2 반도체 칩(40)은, 비전도성 접착제(50)를 매개로 상기 제 1 반도체 칩(30)의 상부에 배치되면서, 기판(20)의 계단면(22b) 상에 배치되고, 그의 본딩 패드들(31)은 금속 와이어(43)에 의해서 기판(20)의 제 2 패드들(24)과 각각 전기적으로 접속되어 있다. 또한, 제 2 반도체 칩(40) 상부면은 봉지제(60)로 밀봉된 구조를 갖고, 기판(20) 하부면(22c)의 제 3 패드(26) 상에는 솔더 볼(70)이 부착되어 있다. 이와 같은 구조에 의해, 본 발명의 다른 실시예에 따른 칩 스택 패키지는, 동일 반도체 칩이 아닌 이종의 반도체 칩을 적층할 경우, 범프를 이용한 플립 칩(flip chip) 기술 및 금속 와이어를 이용한 와이어 본딩 기술을 동시에 적용함으로써, 각 기술의 부족한 부분을 보충할 수 있다.As illustrated, in the chip stack package according to another embodiment of the present invention, the first semiconductor chip 30 is disposed on the bottom surface 22a of the stepped groove 21 of the substrate 20, and a bonding pad thereof. The fields 31 are electrically connected to the first pads 23 of the substrate 20 by the bumps 32, respectively. The second semiconductor chip 40 is disposed on the stepped surface 22b of the substrate 20 while being disposed above the first semiconductor chip 30 via the non-conductive adhesive 50. The bonding pads 31 are electrically connected to the second pads 24 of the substrate 20 by metal wires 43, respectively. In addition, the upper surface of the second semiconductor chip 40 has a structure sealed with an encapsulant 60, and solder balls 70 are attached to the third pads 26 of the lower surface 22c of the substrate 20. . With this structure, the chip stack package according to another embodiment of the present invention, when stacking heterogeneous semiconductor chips other than the same semiconductor chip, flip chip technology using bumps and wire bonding using metal wires By applying the technologies at the same time, it is possible to make up for the lack of each technology.

본 발명의 상기한 바와 같은 구성에 따라, 반도체 칩들이 계단형 홈이 구비된 기판 내에 탑재된 구조이기 때문에 패키지의 크기 및 두께의 감소가 가능하다.또한, 반도체 칩과 기판의 접속을 범프를 사용함으로써, 연결 패스가 짧아져 소자의 고속 동작이 가능하다.According to the above-described configuration of the present invention, the size and thickness of the package can be reduced because the semiconductor chips are mounted in a substrate having a stepped groove. Further, bumps are used for the connection between the semiconductor chip and the substrate. By this, the connection path is shortened and high speed operation of the device is possible.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 바령이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been illustrated and described with reference to certain preferred embodiments, the invention is not so limited, and it is intended that the invention be construed without departing from the spirit or scope of the invention as defined by the following claims. It will be readily apparent to those skilled in the art that these various modifications and variations can be made.

Claims (4)

칩 스택 패키지에 있어서,In a chip stack package, 중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 각각 제 1 패드가 배열되며, 상기 제 1 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 2 패드들과 각각 전기적으로 연결되는 기판;A stepped groove is provided at a central portion thereof, and first pads are arranged on the bottom and the step surface of the groove, respectively, and each of the first pads is electrically connected to the second pads arranged on the lower surface through a via hole. A substrate to be connected; 상부면에 에지 어레이 타입(edge array type)으로 본딩 패드들이 구비되고, 범프를 매개로 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 상기 기판의 제 1 패드와 전기적으로 접속되는 다수의 반도체 칩; Bonding pads are provided on an upper surface of an edge array type and attached to the bottom and the stepped grooves of the substrate via bumps, and the bonding pads are electrically connected to the first pad of the substrate. A plurality of semiconductor chips; 상기 기판의 제 2 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및Solder balls attached to each of the second pads of the substrate to function as electrical connection means; And 상기 계단형 홈의 최상부 계단면 측부 및 상기 최상부 계단면에 부착되는 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함하는 것을 특징으로 하는 칩 스택 패키지.And an encapsulant for sealing an area including an uppermost stepped side of the stepped groove and an upper portion of a semiconductor chip attached to the uppermost stepped surface. 제 1 항에 있어서,The method of claim 1, 상기 기판 상의 계단형 홈에는 두개 이상의 상기 반도체 칩이 탑재되는 것을 특징으로 하는 칩 스택 패키지.And at least two semiconductor chips are mounted in the stepped grooves on the substrate. 칩 스택 패키지에 있어서,In a chip stack package, 중심부에 계단형 홈이 구비되고, 상기 홈의 저면 및 상기 계단면에는 각각 제 1 패드가 배열되며, 상기 제 1 패드들 각각은 비아 홀을 통해 하부면에 배열된 제 2 패드들과 각각 전기적으로 연결되는 기판;A stepped groove is provided at a central portion thereof, and first pads are arranged on the bottom and the step surface of the groove, respectively, and each of the first pads is electrically connected to the second pads arranged on the lower surface through a via hole. A substrate to be connected; 상부면에 에지 어레이 타입(edge array type)으로 본딩 패드들이 구비되고, 상기 기판의 계단형 홈 저면 및 계단면에 부착되면서, 상기 본딩 패드들이 범프 및 금속 와이어를 매개로 상기 기판의 제 1 패드와 전기적으로 접속되는 다수의 반도체 칩;Bonding pads are provided on an upper surface of an edge array type and attached to a stepped groove bottom and a stepped surface of the substrate, and the bonding pads are connected to the first pad of the substrate via bumps and metal wires. A plurality of semiconductor chips electrically connected; 상기 기판의 제 2 패드들 각각에 부착되어 전기적 접속 수단으로서의 기능을 하는 솔더 볼; 및Solder balls attached to each of the second pads of the substrate to function as electrical connection means; And 상기 계단형 홈의 최상부 계단면 측부 및 상기 최상부 계단면에 부착되는 반도체 칩 상부를 포함하는 영역을 밀봉하는 봉지제;를 포함하며,는 것을 특징으로 하는 칩 스택 패키지.And an encapsulant for sealing an area including an uppermost stepped side of the stepped groove and an upper portion of the semiconductor chip attached to the uppermost stepped surface. 제 3 항에 있어서,The method of claim 3, wherein 상기 기판 상의 계단형 홈에는 두개 이상의 상기 반도체 칩이 탑재되는 것을 특징으로 하는 칩 스택 패키지.And at least two semiconductor chips are mounted in the stepped grooves on the substrate.
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* Cited by examiner, † Cited by third party
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CN108417556A (en) * 2018-05-23 2018-08-17 奥肯思（北京）科技有限公司 Multichip stacking encapsulation structure

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