KR20060126541A - 소프트 시작/정지 기능을 갖는 게이트 제어회로 - Google Patents

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KR20060126541A
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인터내쇼널 렉티파이어 코포레이션
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Abstract

스위칭 증폭기에 대한 제어 단자 구동기 회로는 PWM 정보 신호에 응답하는 한 쌍의 출력 전력 트랜지스터들 각각에 대한 구동기를 포함한다. 상기 회로는 상기 증폭기에 대한 시동 조건을 나타내는 동작 상태 신호에 응답하여 시동 간격 동안에 0 값과 증폭기의 정상 동작에 대한 최댓값 사이에서 상기 출력 트랜지스터들에 대한 구동 펄스들의 진폭을 변화시키고, 그리고 셧다운 간격 동안에 상기 프로세스를 반대로 진행하도록 동작한다. DC 오프셋 검출기는 증폭기 출력에서 DC 오프셋을 검출하도록 제공되고, 그리고 실질적으로 DC 오프셋을 제거하도록 상기 DC 오프셋 검출기의 출력에 응답하는 에러 회로는 적어도 일부분의 시동 간격 동안에 구동기 출력들의 상대적인 크기를 제어한다. 또한 전술한 바와 같은 제어 단자 구동기 회로를 포함하는 스위칭 증폭기가 개시된다.

Description

소프트 시작/정지 기능을 갖는 게이트 제어회로{GATE CONTROL CIRCUIT WITH SOFT START/STOP FUNCTION}
본 발명은 스위칭 증폭기들에 관한 것이고 더욱 상세하게는 상기 증폭기가 파워업(POWER UP) 또는 파워다운(POWER DOWN)될 때 발생하는 노이즈를 제거하도록 개선된 기술이 이용된 스위칭 증폭기들에 관한 것이다. 본 발명은 오디오 주파수 증폭기(audio frequency amplifier)의 관점에서 기술되지만, 본 발명은 또한 다른 주파수들에서 동작하는 스위칭 증폭기들에서, 또는 MOSFET들과 같은 하이측 및 로우측 직렬 접속된 전력 트렌지스터들이 상기 트랜지스터들의 공통 노드로부터 부하를 구동하는데 사용되는 다른 애플리케이션들에서도 유용성을 갖는다.
본 출원은 2003년 12월 18일 출원된 미국 가출원 번호 60/530,449호, 제목 "소프트 시작 기능을 구비한 게이트 구동기(GATE DRIVER WITH SOFT START FUNCTION"의 우선권을 주장하며, 상기 출원의 전체 개시 내용은 참조로서 본 명세서에 통합된다.
클래스 D 증폭기들로 보통 알려진 스위칭 증폭기들은 전원의 양과 음측들 사이에 직렬로 접속된, 전형적으로 MOSFET인, 한 쌍의 트랜지스터들의 형태인 출력단에 의해 특징지어진다. 오디오 증폭기들의 경우에, 상기 MOSFET들 사이의 공통 노 드는 저역 필터(low-pass filter)를 통해 확성기(loudspeaker)를 구동하도록 접속된다. 동작시에, 상기 두 개의 출력 트랜지스터들은 스위치들로서 기능한다. 즉, 상기 두 개의 출력 트랜지스터들은 실질적으로 완전한 도통(conductive) 및 실질적으로 완전한 비도통(non-conductive) 상태 사이에서 교대로(alternately) 구동된다. 따라서, 상기 MOSFET의 Rds로 인한 손실을 제외하고는, 공통 출력 노드에서의 전압은 상기 양 및 음 전원 전압들 사이에서 교대로 스위치된다.
오디오 신호의 증폭은 전력 트랜지스터들에 대한 게이트 구동 신호들의 펄스 폭 변조(PWM)에 의해 달성되고, 그리고 상기 증폭된 신호는 저역 필터에 의해 복구된다. 이를 용이하게 하기 위해, 상기 스위칭 주파수는 상기 오디오 신호에 비해 매우 높게 선택된다(예컨대, 250-300KHz).
상기 출력 트랜지스터들이 스위칭 천이(transition) 동안을 제외하고는 실질적으로 완전히 온되거나 실질적으로 완전히 오프되기 때문에, 상기 클래스 D 증폭기는 전력 소모가 낮고 효율이 높다. 고급 회로 디자인을 사용하면, 75% 또는 심지어는 90%만큼 높은 효율이 용이하게 달성될 수 있다. 게다가, 현대 클래스 D 증폭기들은 탁월한 오디오 주파수 응답 및 왜곡 값들(distortion values)을 나타내며, 이들 값들은 다른 타입의 잘 디자인된 오디오 주폭기들의 값들에 필적한다. 클래스 D 증폭기들은 거의 50년 동안 알려져 왔지만, 평판 TV(flat panel television)와 같은 높은 열 소실(heat dissipation)이 회피되어야만 하는 애플리케이션들, 및 셀폰들(cell phones) 및 다른 휴대용 오디오 장치와 같이 경제성 및 사용자 편의를 위해 배터리 수명이 최대화되어야만 하는 애플리케이션들에서의 유용성의 향상이 모색되고 있다.
도 1은 LC 필터(18)를 통해 확성기(16)를 구동하는 두 개의 MOSFET 출력 트랜지스터들(12 및 14)을 갖는 하프-브리지 토폴로지(half-bridge topology)를 구비한 종래의 클래스 D 증폭기(10)를 도시한다. 상기 오디오 입력 신호가 20에서 제공되어, 피드백 회로(22)로부터의 음의 피드백 신호와 함께 에러 증폭기(24)를 통해 비교기(comparator)(26)의 일 입력에 연결된다. MOSFET 출력 트랜지스터들(12 및 14)을 제어하는 게이트 구동 회로(30)에 대한 펄스 폭 변조된 입력 신호를 제공하도록, 삼각파 발생기(28)에 의해 상기 비교기(26)의 타 입력이 제공된다.
도 2는 풀(full) 또는 H-브리지 토폴로지의 클래스 D 증폭기(40)의 출력단을 도시한다. 여기서, 두 개의 MOSFET 출력 트랜지스터 쌍들(42a-42b 및 44a-44b)은 각각의 LC 필터들(48a-48b)을 통해 확성기(46)를 구동한다. 이는 동일한 전원 전압으로 가산된(added) 오디오 출력 전력을 제공하며, 그리고 또한 개루프 동작(open loop operation)을 용이하게 할 수 있지만, 명백하게 더 복잡하고 고가인 회로를 필요로 한다.
클래스 D 증폭기의 디자인시의 문제들 중 하나는 출력 트랜지스터들의 파워업 및 파워다운시에 발생하는 스위칭 노이즈를 어떻게 처리하느냐이다. 전형적으로, 이는 출력 회로와 확성기 사이에 계전기(relay)를 사용함으로써 이루어지지만, 이는 증폭기의 크기 및 비용을 크게 추가시킬 수 있다.
고려되었던 대안적인 방법은 출력 트랜지스터들에 대한 게이트 구동 신호를 점진적으로(gradually) 변화시킴으로써 소프트 시작 및 소프트 정지를 제공하는 것이다. 예를 들어, 시동 간격 동안에 게이트 구동 신호들의 펄스 폭을 점진적으로 증가시키고, 그리고 셧다운(shut down) 간격 동안에 펄스 폭을 점진적으로 감소시키는 회로를 제공하는 것이 제안되었다. 그러나, 이는 도 1의 하프-브리지 토폴로지에서는 이용할 수 없는 바, 이는 듀티 사이클(duty cycle)을 변경하는 것으로부터 야기되는 본질적인 DC 오프셋이 클릭킹 노이즈(clicking noise)를 야기하기 때문이며, 여기서 상기 클릭킹 노이즈는 스위칭 노이즈 그 자체로서 바람직하지 못한 것이다.
또 다른 가능한 방법은 완전한(full) 스위칭 동작이 달성될 때까지 시동 간격 동안에 상기 게이트 구동 펄스들의 높이를 증가시킴으로써 상기 출력 MOSFET들에 대한 게이트 전압을 점진적으로 증가시키고, 그리고 반대 프로세스에 의해 상기 증폭기를 셧다운 시키는 것이다. 그러나, MOSFET의 턴온 전압 Vth는 유닛(unit)으로부터 유닛으로 변하기 때문에, 전압 불균형(imbalance), 즉 DC 오프셋이 여전히 존재할 수 있으며, 그리고 이는 하프 및 풀 브리지 토폴로지 양자 모두에서 처리되어야만 하는 것이다. 따라서, 덜 비싸고 더욱 콤팩트한 디자인을 달성하도록 클래스 D 증폭기의 계전기의 사용을 제거하기 위한 적당한 방법이 여전히 요구된다.
본 발명은 하프 및 풀 브리지 토폴로지 양자 모두에서 모든 DC 오프셋에 대한 피드백 보상을 제공함으로써 상기 필요를 충족시킨다. 본 발명에 따르면, 상기 증폭기에 대한 소프트온 및 소프트오프 특성을 제공하도록, 시동 및 셧다운 간격들 동안에 상기 MOSFET 출력 단들에 대한 게이트 구동 펄스들의 진폭이 램핑업 및 램핑다운된다. 하프 브리지 구성에서, 상기 DC 보상 피드백 루프가 MOSFET들의 공통 노드 또는 상기 오디오 필터의 출력과, 상기 게이트 구동 펄스들의 진폭을 증가 또는 감소시키는 비율(rate)을 제어하는 램프 제어 회로 사이에 연결된다. 풀 브리지 구성에서, 상기 DC 보상 피드백 루프는 MOSFET 구동기 쌍들 양자 모두에 연결되어 차동(differential) 입력을 제공한다. 에러 신호는 하이측 또는 로우측 MOSFET에 대한 게이트 구동 램프의 경사를 조정하는데 사용되어 시동 및 셧다운 간격들 동안에 상기 DC 오프셋을 상쇄한다.
상기 소프트 시작/정지 기능은 PWM 회로와, MOSFET들과, 그리고 다른 보조 회로들과 함께 완전한 클래스 D 증폭기로 조립되는 게이트 구동 집적회로(IC)의 부분으로서 구현된다.
따라서, 본 발명의 목적은 클래스 D 증폭기들과 같은 스위칭 애플리케이션들에서 사용하기 위한 하이측 및 로우측 직렬 접속된 전력 트랜지스터 쌍에 대해 개선된 게이트 구동 회로를 제공하는 것이며, 이는 시동 및 셧다운 동안에 상기 증폭기를 확성기로부터 연결해제하기 위한 계전기의 필요를 제거시킨다.
본 발명의 또 다른 목적은 하프 및 풀 브리지 토폴로지들 양자 모두에서 사용될 수 있는 개선된 게이트 구동 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 게이트 구동 펄스들의 진폭이 시동 동안에 램핑업(ramping up)되고 셧오프시에 램핑다운(ramping down)되며, 그리고 확성 구동 회로들에서 모든 DC 오프셋을 감지 및 보상하도록 음의 피드백 회로(negative feedback circuit)가 제공되는 개선된 게이트 구동 회로를 제공하는 것이다.
또한 본 발명의 목적은 소프트 시동 및 셧다운을 제공하여, 시동 및 셧다운 간격들 동안에 오더블 노이즈를 제거하기 위해 상기 시동 및 셧다운 간격들 동안에 상기 증폭기를 상기 확성기로부터 연결해제하기 위한 계전기를 필요로 하지 않는 클래스 D 오디오 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 하프 브리지 또는 풀 브리지 구성에서의 이러한 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 시동 간격 동안에 게이트 구동 펄스들의 진폭을 램핑업하고, 그리고 셧다운 간격 동안에 게이트 구동 펄스 진폭을 램핑다운함으로써 소프트 온 및 소프트 오프 기능들이 구현되고, 그리고 확성기 구동 회로들에서 모든 DC 오프셋을 감지하고 이를 보상하도록 음의 피드백이 이용되는 증폭기를 제공하는 것이다.
본 발명의 다른 목적들 및 피처들이 하기의 상세한 설명 및 첨부된 도면들의 숙지로부터 명백해질 것이다.
도 1은 종래의 하프-브리지 토폴로지를 구비하는 클래스 D 증폭기의 회로 다이어그램을 도시한다;
도 2는 종래의 H-브리지 또는 풀 브리지 토폴로지를 구비하는 클래스 D 증폭기의 출력단의 회로 다이어그램을 도시한다;
도 3은 본 발명의 소프트 시작 및 정지 특성이 구현되는 클래스 D 증폭기의 일부분의 회로 다이어그램이다;
도 4는 도 3에 도시된 램프(ramp) 제어 회로의 블록 다이어그램이다; 그리고
도 5는 하이측 및 로우측 MOSFET들에 대한, 그리고 DC 오프셋 제어에 대한 램핑업 및 램핑다운의 파형 다이어그램이다.
도 3에서, LC 필터(54)를 통해 부하(RL)로 도식적으로 도시된 확성기(52)를 구동하는 하프 브리지 토폴로지의 클래스 D 증폭기의 일부분이 50에 도시되어 있다. 하이측 및 로우측 MOSFET들(56 및 58)이 상기 출력(부하) 전원의 양 및 음측들(+ 및 -VB) 사이에서 직렬로 상기 MOSFET들의 전류 경로들에 연결되어 있으며, 공통 노드(6)는 필터(54)에 접속되어 있다. 바람직하게 단일 칩의 형태인 게이트 제어 회로(62)는 MOSFET들(56 및 58) 각각에 대한 게이트 구동기들(64 및 66)과, 그리고 임의의 종래 또는 필요한 구성을 갖는 보조의 게이트 구동(로직) 전원 회로들(78 및 82)을 포함한다.
게이트 제어 회로(62)는 또한 피드백 루프(72)와 램프 제어 회로(76)를 포함한다. 피드백 루프(72)는 도 1에 도시된 오디오 피드백 루프(22)와 기능적으로 및 구조적으로 분리되어 있고, 그리고 도시된 바와 같이 오디오 복구 필터(54)의 출력으로 연결된 임의의 적당한 타입의 DC 검출기(74)를 포함한다. DC 검출기(74)는 도선(88)에 의해 임의의 DC 오프셋을 나타내는 신호를 램프 제어 회로(76)로의 일 입 력으로서 제공한다. 그러나, DC 검출기(74)의 입력은 점선(90)에 의해 표시된 바와 같이 필터(54)의 입력상에 대안적으로 연결될 수 있다.
게이트 구동기들(64 및 66)은 각각의 입력들(68 및 70)에서 적당한 PWM 회로(도시되지 않음)로부터 오디오-변조된 PWM 신호(audio-modulated PWM signal)를 각각 수신한다. 상기 PWM 오디오 신호에 관한 클래스 D 증폭기 동작은 전형적이므로 더욱 자세한 설명은 간략성을 위해 생략된다.
도 3 및 도 4에서, 램프 제어 회로(76)는 DC 검출기(74)로부터 도선(88)상의 DC 에러 신호 입력과 그리고 마이크로프로세서(도시되지 않음)와 같은 매스터 제어기(master controller)로부터 도선(91) 상의 출력 MOSFET 파워온-파워오프 제어 신호를 수신하는 에러 증폭기(86)를 포함한다. 에러 증폭기(86)의 출력은 도선(94)에 의해 레벨 쉬프터(level shifter)(92)에 접속되며, 상기 레벨 쉬프터(92)는 하이측 게이트 구동 회로(64)에 관한 로직 전원 MOSFET(78)에 대한 게이트 제어 신호를 도선(80) 상에 제공한다. 도선(91) 상의 파워온-파워오프 제어 신호는 또한 로우측 게이트 구동 회로(66)에 관한 로직 전원 MOSFET(82)에 대한 게이트 제어 신호로서 도선(84) 상에 직접 제공된다.
추가적으로 도 5에서,라인(a) 상의 파형은 시간(T1)에서 시작하여, 증폭기가 셧다운되는 것으로 가정되는 시간(T5)까지 지속되는 파워온-파워오프 제어 신호를 도시한다. 예시된 바와 같이, 이 신호는 시간(T1) 내지 시간(T3)까지(즉, 시동 간격)는 상승 램프의 형태이고, 정상 동작(normal operation) 간격(시간(T3) 내지 시간(T4)) 동안에는 고정된 레벨로 유지된다. 또한, 필요하다면, 오더블 시동 노이즈 를 제거하기 위한 추가적인 수단으로서, 다른 회로 요소들의 안정성을 위해, 출력 MOSFET들(56 및 58)로의 전력이 완전히 셧다운된 동안에, 시간(T0) 내지 시간(T1)에 시스템 시동으로부터 종래의 무팅 간격(muting interval)이 또한 제공될 수 있다.
상기 시스템이 셧오프(shut off)된 때, 도선(91)상의 파워온-파워오프 제어 신호는 시간(T4) 내지 시간(T5)까지의 간격에 걸쳐 도시된 바와 같이 하강 램프의 형태를 갖는다.
도 5의 라인(b) 및 라인(c)의 파형들은 MOSFET들(56 및 58) 각각에 대한 게이트 구동 신호들을 예시한다. 도선(68 및 70) 상의 PWM 신호들은 시동 간격(T1-T3) 동안에 로직 전원 MOSFET들(64 및 66)의 도통의 램핑업(ramping up)에 의해, 그리고 셧다운 간격(T4-T5) 동안에 로직 전원 MOSFET들(64 및 66)의 도통의 램핑다운에 의해 실질적으로 진폭 변조(amplitude modulated)되어 있다.
전술한 DC 오프셋 문제를 피하기 위해, 도선(88) 상의 DC 에러 보상 신호가 에러 증폭기(86)에서 파워온-파워오프 램프 신호와 결합되어, 트랜지스터들(78 및 82)에 대해서 서로 다른 순간 도통 레벨(conductivity level)을 제공한다. 이는 게이트 구동기들 중 하나(63 또는 66)로의 전원 전압을 증가시키고, 그리고 결과적으로 노드(60)에서 MOSFET들의 출력들에서 비대칭성(asymmetry)을 야기한다. 도선(94) 상의 에러 증폭기(86)의 출력에서 및 도선(84) 상의 서로 다른 전압들이 도 5의 라인(d)에 도시되어 있다. 여기서, MOSFET(56)의 도통레벨이 MOSFET(58)의 도통레벨보다 다소 더 빠르게 증가해야 하는 것으로 가정된다. DC 오프셋이 감소하 고, 그리고 궁극적으로 예컨대 시간(T2)에서 DC 오프셋이 제거되기 때문에, DC 검출기(74)의 출력이 0으로 되고, 그리고 도선(84) 상의 파워온-파워오프 램프 신호 및 도선(94) 상의 에러 증폭기(86)의 출력 값들이 동일하게 된다.
셧다운 상태 동안에, 상기 DC 오프셋 보상이 다시 전술한 바와 같이 기능하여 게이트 구동기 전압들에서 임의의 필수적인 비대칭성을 야기하여 DC 오프셋을 상쇄한다.
본 발명이 본 발명의 특정 실시예들과 관련하여 기술되었지만, 수많은 다른 변경들 및 수정들 그리고 다른 용도들이 기술분야의 당업자에게는 명백할 것이다. 따라서, 본 발명은 본 명세서의 특정 개시사항에 의해 제한되지 않고, 첨부된 청구항들에 의해 허용되는 모든 범위를 제공하는 것으로 의도된다.

Claims (21)

  1. 스위칭 증폭기로서:
    각각의 전류 경로들 및 제어 단자들을 구비한 두 개의 출력 트랜지스터들과, 여기서 상기 전류 경로들은 상기 트랜지스터들 사이에 부하를 구동하도록 접속가능한 공통 출력 노드를 구비하여 양 및 음의 전원 단자들 사이에서 직렬로 접속되며;
    상기 제어 단자들에 대한 구동기 회로와;
    펄스폭 변조된(PWM) 신호를 제공하는 신호원과, 여기서 상기 펄스폭 변조된 신호의 듀티 사이클은 정보의 신호를 나타내며;
    상기 출력 트랜지스터들 각각에 대한 제어 단자 구동기 회로와,
    여기서 상기 제어 단자 구동기 회로들은 상기 PWM 신호에 응답하여, 일 트랜지스터가 턴오프되어 있는 동안 타 트랜지스터가 턴온되도록 상기 출력 트랜지스터들을 완전한 온과 완전한 오프 사이에서 구동하도록 펄스폭 변조된 제어 단자 구동 펄스들을 생성하며, 그리고
    상기 제어 단자 구동기 회로들은 또한 상기 스위칭 증폭기에 대한 시동 간격을 나타내는 동작 상태 신호에 응답하여, 상기 시동 간격 동안에 상기 제어 단자 구동 펄스들의 진폭을 0값과 상기 스위칭 증폭기의 정상 동작에 대한 최댓값 사이에서 변화시키며;
    상기 출력 노드에서 DC 오프셋에 응답하는 검출기를 포함하는 피드백 회로와; 그리고
    상기 검출기의 출력에 응답하여, DC 오프셋을 제거하도록 상기 시동 간격의 적어도 일부분 동안에 상기 제어 단자 구동 펄스들의 상대적인 진폭을 제어하는 에러 회로를 포함하는 것을 특징으로 하는 스위칭 증폭기.
  2. 제 1항에 있어서, 상기 출력 노드에 접속됨과 아울러 상기 부하에 접속되는 저역 필터를 더 포함하는 것을 특징으로 하는 스위칭 증폭기.
  3. 제 2항에 있어서, 상기 검출기는 상기 출력 노드에 접속되는 것을 특징으로 하는 스위칭 증폭기.
  4. 제 2항에 있어서, 상기 검출기는 상기 저역 필터의 출력에 접속되는 것을 특징으로 하는 스위칭 증폭기.
  5. 제 1항에 있어서, 상기 부하는 확성기인 것을 특징으로 하는 스위칭 증폭기.
  6. 제 1항에 있어서, 상기 제어 단자 구동기 회로들은, 상기 동작 상태 신호의 상기 진폭들에 응답하여 상기 각각의 제어 단자 구동 펄스들의 진폭을 변화시키는 각각의 전원 회로들을 포함하는 것을 특징으로 하는 스위칭 증폭기.
  7. 제 6항에 있어서, 상기 동작 상태 신호는 상기 시동 간격 동안에 상승 램프 의 형태이고, 그리고 셧다운 간격 동안에 하강 램프의 형태이고, 그리고 정상 증폭기 동작 동안에 정상상태 값(steady state value)을 갖는 것을 특징으로 하는 스위칭 증폭기.
  8. 제 7항에 있어서, 상기 전원 회로들은 상기 하강 램프에 응답하여, 상기 셧다운 간격 동안에 상기 제어 단자 구동 펄스들의 진폭을 상기 최댓값으로부터 0으로 줄이는 것을 특징으로 하는 스위칭 증폭기.
  9. 제 8항에 있어서, 상기 에러 회로는 또한 상기 검출기의 출력에 응답하여, 상기 DC 오프셋을 제거하도록 상기 셧다운 간격의 적어도 일부분 동안에 상기 제어 단자 구동 펄스들의 상대적인 진폭을 제어하는 것을 특징으로 하는 스위칭 증폭기.
  10. 제 6항에 있어서,
    상기 에러 회로는 상기 검출기의 출력에 접속된 제 1 입력과 상기 동작 상태 신호에 접속된 제 2 입력을 구비한 에러 증폭기를 포함하고,
    상기 동작 상태 신호는 상기 출력 트랜지스터들 중 일 출력 트랜지스터를 위해 상기 전원 회로에 직접 접속되며, 그리고
    상기 에러 증폭기의 출력들은 상기 타 출력 트랜지스터를 위해 상기 전원 회로에 접속되는 것을 특징으로 하는 스위칭 증폭기.
  11. 제 10항에 있어서, 상기 에러 회로를 상기 전원 회로들 중 하나에 접속시키는 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 스위칭 증폭기.
  12. 제 1항에 있어서,
    상기 동작 상태 신호는 상기 증폭기에 대한 셧다운 간격을 나타내는 부분을 포함하며; 그리고
    상기 구동기 회로들은 상기 셧다운 간격 동안에 상기 제어 단자 구동 펄스들의 진폭을 상기 최댓값으로부터 0까지 줄이는 것을 특징으로 하는 스위칭 증폭기.
  13. 제 12항에 있어서, 상기 에러 회로는 상기 검출기의 출력에 응답하여, DC 오프셋을 제거하도록 상기 셧다운 간격의 적어도 일부분 동안에 상기 제어 단자 구동 펄스들의 상대적인 진폭을 제어하는 것을 특징으로 하는 스위칭 증폭기.
  14. 각각의 소스투드레인(source to drain) 전류 경로들과 게이트 단자들을 구비한 두 개의 MOSFET 출력 트랜지스터들을 포함하는 스위칭 증폭기에 대한 게이트 제어 회로 - 여기서 상기 전류 경로들은 양 및 음의 전원 단자들에 직렬로 연결되어 상기 트랜지스터들 사이의 공통 출력 노드에 연결된 부하를 구동하며, 상기 게이트 제어 회로는 PWM 신호에 응답하여 상기 MOSFET들 중 일 MOSFET은 교대로 완전한 온 및 완전한 오프 도통 상태들을 갖고 그리고 타 MOSFET은 반대의 도통 상태를 갖도록 상기 스위칭 증폭기를 동작시키며, 상기 PWM 신호의 듀티 사이클은 정보 신호를 나타내며- 로서,
    상기 PWM 신호에 응답하여 상기 MOSFET들에 대한 펄스폭 변조된 게이트 구동 펄스들을 생성하는 각각의 MOSFET에 대한 게이트 구동기와;
    상기 게이트 구동기들을 동작시키도록 접속된 램프 제어회로와, 여기서 상기 램프 제어 회로는 상기 스위칭 증폭기에 대한 시동 조건을 나타내는 동작 상태 신호에 응답하여 시동 간격 동안에 상기 PWM 펄스 트레인의 진폭을 0 값과 상기 스위칭 증폭기의 정상 동작에 대한 최댓값 사이에서 변화시키며;
    상기 공통 출력 노드에서 DC 오프셋을 검출하도록 연결된 DC 오프셋 검출기와; 그리고
    상기 DC 오프셋 검출기의 출력에 응답하여, DC 오프셋을 제거하도록 상기 시동 간격의 적어도 일부분 동안에 상기 게이트 구동 펄스들의 상대적인 진폭을 제어하는 에러 회로를 포함하는 것을 특징으로 하는 게이트 제어 회로.
  15. 제 14항에 있어서, 상기 제어 단자 구동기 회로들은, 상기 동작 상태 신호의 진폭에 응답하여 상기 각각의 제어 단자 구동 펄스들의 진폭들을 변화시키는 각각의 전원 회로들을 포함하는 것을 특징으로 하는 게이트 제어 회로.
  16. 제 14항에 있어서, 상기 동작 상태 신호는 상기 시동 간격 동안에 상승 램프의 형태이고, 그리고 셧다운 간격 동안에 하강 램프의 형태이며, 그리고 정상 증폭기 동작 동안에 정상상태 값을 갖는 것을 특징으로 하는 게이트 제어 회로.
  17. 제 16항에 있어서, 상기 게이트 구동기 회로들은 상기 하강 램프에 응답하여 상기 셧다운 간격 동안에 상기 제어 단자 구동 펄스들의 진폭을 상기 최댓값으로부터 0까지 줄이는 것을 특징으로 하는 게이트 제어 회로.
  18. 제 15항에 있어서,
    상기 에러 회로는 상기 검출기의 출력에 연결된 제 1 입력과 상기 동작 상태 신호를 수신하는 제 2 입력을 구비하는 에러 증폭기를 포함하며,
    상기 동작 상태 신호는 상기 MOSFET들 중 일 MOSFET을 위해 상기 구동기에 대한 상기 전원 회로에 직접 접속되며, 그리고
    상기 에러 증폭기의 출력은 상기 타 MOSFET을 위해 상기 구동기에 대한 상기 전원 회로에 접속되는 것을 특징으로 하는 게이트 제어 회로.
  19. 제 15항에 있어서, 상기 에러 회로를 상기 전원 회로들 중 하나에 접속시키는 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 게이트 제어 회로.
  20. 제 14항에 있어서,
    상기 동작 상태 신호는 상기 스위칭 증폭기에 대한 셧다운 간격을 나타내는 부분을 포함하며; 그리고
    상기 게이트 구동기 회로들은 상기 셧다운 간격 동안에 상기 제어 단자 구동 펄스들의 진폭을 상기 최댓값으로부터 0까지 줄이는 것을 특징으로 하는 게이트 제어 회로.
  21. 제 20항에 있어서, 상기 에러 회로는 또한 상기 검출기의 출력에 응답하여 상기 셧다운 간격의 적어도 일부분 동안에 상기 제어 단자 구동 펄스들의 상대적인 진폭을 제어하는 것을 특징으로 하는 게이트 제어 회로.
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