KR20060117635A - 다층 박막, 이를 포함하는 박막 트랜지스터 및 박막트랜지스터 표시판의 제조 방법 - Google Patents

다층 박막, 이를 포함하는 박막 트랜지스터 및 박막트랜지스터 표시판의 제조 방법 Download PDF

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KR20060117635A
KR20060117635A KR1020050040059A KR20050040059A KR20060117635A KR 20060117635 A KR20060117635 A KR 20060117635A KR 1020050040059 A KR1020050040059 A KR 1020050040059A KR 20050040059 A KR20050040059 A KR 20050040059A KR 20060117635 A KR20060117635 A KR 20060117635A
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정진구
유춘기
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삼성전자주식회사
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Abstract

본 발명은 박막 트랜지스터 표시판의 특성을 향상하는 것이다. 기판 위에 반도체층, 반도체층의 적어도 일부를 노출하는 제1 접촉 구멍을 가지는 게이트 절연막 및 게이트 전극을 형성하고, 게이트 전극 및 게이트 절연막 위에 제1 접촉 구멍과 연결되는 제2 접촉 구멍을 가지는 층간 절연막을 형성하고, 층간 절연막 위에 상기 제1 및 제2 접촉 구멍을 통해 상기 반도체층과 접촉하는 접촉 보조층과 금속층을 차례로 적층한다. 기판을 열처리한 후, 금속층을 식각함으로써 데이터선 및 드레인 전극을 형성하고 데이터선 및 드레인 전극으로 덮이지 않은 접촉 보조층 부분을 제거하는 접촉 부재를 형성한다. 이와 같이, 층간 절연막과 금속층 사이에 접착력이 좋은 접촉 보조층을 두어 반도체와 접촉 보조층 사이의 접촉 저항을 줄인 다음, 기판을 열처리하여 금속층과 접촉 보조층 사이의 접착력을 높임으로써 접촉 저항을 더 줄일 수 있어 반도체와 금속층의 접촉 저항이 줄어들고, 접착력이 향상될 수 있다. 따라서, 박막 트랜지스터의 특성이 향상될 수 있다.
박막트랜지스터, 접촉구멍, 데이터선, 드레인전극

Description

다층 박막, 이를 포함하는 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법{MULTILAYERED THIN FILMS, THIN FILM TRANSISTOR INCLUDING THE SAME, AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이고,
도 3은 본 발명의 한 실시예에 따른 다결정 구조와 신호선의 접촉 구조의 단면도이다.
도 4 및 도 6은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 5 및 도 7은 도 4 및 도 6의 박막 트랜지스터 표시판을 각각 V-V', VII-VII' 선을 따라 자른 단면도이다.
도 8 및 도 9는 본 발명의 실시예에 따른 도 4 내지 도 7에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고,
도 10은 도 8 및 도 9의 박막 트랜지스터 표시판을 X-X', X'-X'' 선을 따라 잘라 이어 붙인 단면도이고,
도 11 및 도 12는 도 8 및 도 9의 다음 단계에서의 박막 트랜지스터 표시판 의 배치도이고,
도 13은 도 11 및 도 12의 박막 트랜지스터 표시판을 XIII-XIII', XIII'-XIII'' 선을 따라 잘라 이어 붙인 단면도이고,
도 14 및 도 15는 도 10 및 도 11의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 16은 도 14 및 도 15의 박막 트랜지스터 표시판을 XVI-XVI', XVI'-XVI'' 선을 따라 잘라 이어 붙인 단면도이고,
도 17은 도 16의 다음 단계에서의 박막 트랜지스터 표시판을 XVI-XVI', XVI'-XVI'' 선을 따라 잘라 이어 붙인 단면도이고,
도 18은 도 17의 다음 단계에서의 박막 트랜지스터 표시판을 XVI-XVI', XVI'-XVI'' 선을 따라 잘라 이어 붙인 단면도이고,
도 19 및 도 20은 도 14 및 도 15의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 21은 도 19 및 도 20의 박막 트랜지스터 표시판을 XXI-XXI', XXI'-XXI'' 선을 따라 잘라 이어 붙인 단면도이다.
※도면의 주요부분에 대한 부호 설명 ※
110: 절연 기판 121: 게이트선
124a: 게이트 전극 131: 유지 전극선
137: 유지 전극 140: 게이트 절연막
153a: 소스 영역 154a: 채널 영역
155a: 드레인 영역 171: 데이터선
173a: 소스 전극 175a: 드레인 전극
191: 화소 전극
본 발명은 다층 박막, 이를 포함하는 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체와 금속층을 포함하는 다층 박막에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선(또는 게이트선)과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 데이터선에 연결되어 있는 소스 전극과 화소 전극에 연결되어 있는 드레인 전극 및 게이트 전극 위에 위치하는 반도체층 등으로 이루어지며, 게이트선으로부터의 주사 신호에 따라 데이터선으로부터의 데이터 신호를 화소 전극에 전달한다. 이때, 박막 트랜지스터의 반도체층은 다결정 규소(polycrystalline silicon, polysilicon) 또는 비정질 규소(amorphous silicon)로 이루어진다.
다결정 규소는 비정질 규소에 이용한 전자 이동도가 크기 때문에 다결정 규소 박막 트랜지스터를 사용하면 고속 구동을 할 수 있다. 또한, 박막 트랜지스터 표시판을 구동하기 위한 구동 회로를 별도의 집적 회로칩으로 만들어 기판 위에 부착하지 않고 박막 트랜지스터의 형태로 기판 위에 집적할 수 있다.
이러한 다결정 규소를 이용한 박막의 전기적 특성은 결정립(grain)의 크기 및 균일성(uniformity)에 큰 영향을 받는다. 즉, 입자의 크기 및 균일성이 증가함에 따라 전계 효과 이동도가 증가한다. 이에 따라, 입자를 크게 하면서도 균일한 다결정 규소를 형성하는 방법에 관심이 높아지고 있다.
다결정 규소를 형성하는 방법에는 ELA(eximer laser anneal), 노 열처리(chamber annal) 등이 있으며 최근에는 레이저로 규소 결정의 측면 성장을 유도하여 다결정 규소를 제조하는 SLS(sequential lateral solidification) 기술이 제안되었다.
SLS 결정화 방식은 ELA 방식에 비하여 결정립의 크기가 커서 전계 효과 이동도가 우수하다. 그러나 SLS 결정화 방식을 통하여 성장한 다결정 규소의 표면에는 돌기가 형성될 수 있으며 돌기는 다결정 규소와 그 위의 금속 배선의 접촉 저항을 크게 할 수 있다.
이를 개선하기 위해 많은 기업체에서 돌기의 형성을 억제하기 위한 개발을 진행하고 있지만 다결정 규소와 그 위의 금속 배선의 접촉 저항은 10?? 이상의 값 을 지니며, SLS 결정화 방식에 의해 형성된 다결정 규소 박막 트랜지스터는 ELA방식으로 형성된 다결정 규소 박막 트랜지스터에 비해 그 문턱 전압값의 분포가 크게 개선되지 않고 있다. 이것은 박막 트랜지스터의 특성을 저하시켜 제품의 신뢰성을 저하할 수 있다.
따라서, 본 발명의 기술적 과제는 박막 트랜지스터 표시판의 특성을 향상하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 기판 위에 반도체층을 형성하는 단계, 상기 반도체층 위에 형성되며 상기 반도체층의 적어도 일부를 노출하는 제1 접촉 구멍을 가지는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 게이트 절연막 위에 상기 제1 접촉 구멍과 연결되는 제2 접촉 구멍을 가지는 층간 절연막을 형성하는 단계, 상기 층간 절연막 위에 상기 제1 및 제2 접촉 구멍을 통해 상기 반도체층과 접촉하는 접촉 보조층을 적층하는 단계, 상기 접촉 보조층 위에 금속층을 적층하는 단계, 상기 금속층을 식각함으로써 데이터선 및 드레인 전극을 형성하는 단계, 그리고 상기 데이터선 및 상기 드레인 전극으로 덮이지 않은 상기 접촉 보조층 부분을 제거하는 접촉 부재를 형성하는 단계를 포함한다.
상기 반도체층은 다결정 규소를 포함하며, 상기 접촉 보조층은 비정질 규소를 포함할 수 있고, 상기 비정질 규소는 도전성 불순물을 포함할 수 있다.
상기 금속층은 알루미늄을 포함하며, 상기 금속층은 단일층일 수 있다.
상기 금속층 적층 단계 후에 상기 기판을 열처리하는 단계를 더 포함할 수 있다.
상기 열처리는 200℃ 내지 300℃에서 수행할 수 있다.
상기 층간 절연막은 변형 온도가 200℃ 내지 300℃인 유기물을 포함할 수 있다.
상기 접촉 보조층의 두께는 500Å 내지 1,000Å일 수 있다.
상기 층간 절연막, 상기 데이터선 및 상기 드레인 전극 위에 보호막을 형성하는 단계, 그리고 상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
기판 위에 형성되어 있는 다결정 규소막, 상기 다결정 규소막과 접촉하는 비정질 규소막, 그리고 상기 비정질 규소막 위에 형성되어 있는 알루미늄 계열의 금속 박막을 포함한다.
상기 금속 박막은 알루미늄만을 포함하며, 상기 금속 박막은 단일층일 수 있다.
상기 비정질 규소막은 도전성 불순물을 포함하며, 상기 비정질 규소막은 상기 금속 박막의 평면 모양과 동일할 수 있다.
기판 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 층간 절연막, 상기 층간 절연막 위에 형성되어 있는 비정질 규소로 만들어진 접촉 부재, 그리고 상기 접촉 부재 위에 형성되어 있는 도전체를 포함한다.
상기 반도체층은 다결정 규소를 포함할 수 있다.
상기 도전체는 알루미늄을 포함하며, 상기 도전체는 단일층일 수 있다.
상기 비정질 규소는 도전성 불순물을 포함할 수 있다.
상기 접촉 부재는 상기 도전체의 평면 모양과 동일할 수 있다.
기판 위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 게이트 전극, 상기 게이트 전극 위에 형성되어 있으며, 상기 반도체층의 일부를 드러내는 접촉 구멍을 가지는 층간 절연막, 상기 층간 절연막 위에 형성되어 있으며, 상기 접촉 구멍을 통해 상기 반도체층과 연결되어 있는 접촉 부재, 그리고 상기 접촉 부재 위에 형성되어 있는 소스 전극 및 드레인 전극을 포함한다.
상기 반도체층은 다결정 규소를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 알루미늄을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 단일층 구조를 가질 수 있다.
상기 반도체층은 표면에 돌기가 형성되어 있을 수 있다.
상기 접촉 부재는 비정질 규소를 포함하며, 상기 비정질 규소는 도전성 불순물을 포함할 수 있다.
상기 접촉 부재는 상기 소스 전극 및 상기 드레인 전극의 평면 모양과 동일할 수 있다.
상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있는 보호막, 그리고 상기 보호막 위에 상기 드레인 전극과 연결되어 있는 화소 전극을 더 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 " 위에 "있다고 할 때, 이는 다른 부분 " 바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
첨부한 도면을 참고하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에 대해서 설명한다.
먼저 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 표시 장치에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 예인 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 표시판부(display panel unit)(300) 및 이에 연결된 게이트 구동부(gate driver)(400)와 데이터 구동부(data driver)(500), 데이터 구동부(500)에 연결된 계조 신호 생성부 (gray voltage generator)(800) 그리고 이들을 제어하는 신호 제어부(signal controller)(600)를 포함한다.
도 1을 참고하면, 표시판부(300)는 등가 회로로 볼 때 복수의 표시 신호선(display panel line)(G1-Gn, D1-Dm)과 이에 연결되어 있고 대략 행렬의 형태로 배열되어 있으며 표시 영역(display area)(DA)을 이루는 복수의 화소(pixel)(PX)를 포함한다.
도 2를 참고하면, 액정 표시 장치의 표시판부(300)는 하부 및 상부 표시판(100, 200)과 그 사이의 액정층(3)을 포함한다. 유기 발광 표시 장치(organic light emitting diode display)의 경우 표시판부(300)가 하나의 표시판만을 포함할 수 있다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(gate line)(G1-Gn)과 데이터 신호를 전달하는 데이터선(data line)(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 트랜지스터 등 적어도 하나의 능동 소자(도시하지 않음)와 적어도 하나의 축전기(도시하지 않음)를 포함한다.
도 2를 참고하면, 액정 표시 장치의 각 화소(PX)는 예를 들면, i번째 게이트선(Gi)과 j번째 데이터선(Dj)으로 정의되는 화소는 표시 신호선(Gi, Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유 지 축전기(storage capacitor)(CST)를 포함한다. 표시 신호선(Gi, Dj)은 하부 표시판(100)에 배치되어 있으며, 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
다결정 규소 박막 트랜지스터 따위의 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 각각 게이트선(Gi)에 연결되어 있는 제어 단자, 데이터선(Dj)에 연결되어 있는 입력 단자, 그리고 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있는 출력 단자를 가지고 있는 삼단자 소자이다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(191, 270)이 모두 선형 또는 막대형으로 만들어질 수 있다.
유지 축전기(CST)는 액정 축전기(CLC)를 보조하는 축전기로서, 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(191)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
색 표시를 구현하기 위해서, 각 화소(PX)가 복수의 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 복수의 기본색을 번갈아 표시함으로써(시간 분할), 기본색의 공간적, 시간적 합으로 원하는 색상을 나타낸다. 기본색의 예로는 적색, 녹색 및 청색을 포함하는 삼원색을 들 수 있다. 도 2는 각 화소(PX)가 상부 표시판(200)에서 화소 전극(191)과 마주보는 대응하는 영역에 기본색 중 하나의 색상을 나타내는 색 필터(230)를 구비한 공간 분할의 예를 보여주고 있다. 이와는 달리 색필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 형성할 수도 있다.
표시판부(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 하나 이상의 편광자(도시하지 않음)가 부착되어 있다.
유기 발광 표시 장치의 각 화소(PX)는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 트랜지스터(도시하지 않음), 이에 연결된 구동 트랜지스터(driving transistor)(도시하지 않음) 및 유지 축전기(도시하지 않음), 그리고 유기 발광 다이오드(organic light emitting diode, OLED)(도시하지 않음)를 포함할 수 있다. 발광 다이오드는 애노드 전극(도시하지 않음)과 캐소드 전극(도시하지 않음) 및 그 사이의 유기 발광 부재(organic light emitting member)(도시하지 않음)를 포함한다.
도 1을 다시 참고하면, 계조 신호 생성부(800)는 화소(PX)의 투과율과 관련된 복수의 계조 신호를 생성한다. 액정 표시 장치용 계조 신호 생성부(800)의 경우 공통 전압(Vcom)에 대하여 양의 값과 음의 값을 각각 가지는 두 벌의 계조 전압을 생성한다.
게이트 구동부(400)는 표시판부(300)의 게이트선(G1-Gn)에 연결되어 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)과 각각 동일한 두 값을 가지는 게이트 신 호를 게이트선(G1-Gn)에 인가한다. 게이트 구동부(400)는 표시판부(300)에 집적되어 있으며 복수의 구동 회로(도시하지 않음)를 포함한다. 게이트 구동부(400)를 이루는 각각의 구동 회로는 하나의 게이트선(G1-Gn)에 연결되어 있으며 복수의 N형, P형, 상보형 다결정 규소 박막 트랜지스터를 포함한다.데이터 구동부(500)는 표시판부(300)의 데이터선(D1-Dm)에 연결되어 있으며 계조 신호 생성부(800)로부터의 계조 전압을 선택하여 데이터 전압으로서 데이터선(D1-Dm)에 인가한다. 데이터 구동부(500) 또한 게이트 구동부(400)와 마찬가지로 표시판부(300)에 집적되어 있으며 복수의 구동 회로(도시하지 않음)를 포함한다. 데이터 구동부(500)를 이루는 각각의 구동 회로는 하나의 데이터선(D1-Dm)에 연결되어 있으며 복수의 N형, P형, 상보형 다결정 규소 박막 트랜지스터를 포함한다.
그러나 게이트 구동부(400) 또는 데이터 구동부(500)는 하나 이상의 집적 회로(integrated circuit, IC) 칩의 형태로 표시판부(300) 위에 장착되거나 표시판부(300) 위에 부착된 가요성 인쇄 회로 필름 위에 장착될 수 있다.
구동부(400, 500)는 표시판부(300)에서 표시 영역(DA)의 바깥 쪽에 위치한 주변 영역(peripheral area)에 위치한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어하며 인쇄 회로 기판(printed circuit board, PCB) 등에 장착될 수 있다.
앞서 설명했듯이 이러한 표시 장치에서는 다결정 규소 박막 트랜지스터가 사용되며 다결정 규소 박막 트랜지스터에서는 다결정 규소와 신호선의 접촉 구조가 중요하다. 이러한 접촉 구조의 한 예에 대하여 도 3을 참고로 하여 상세하게 설명 한다.
도 3은 본 발명의 한 실시예에 따른 다층 박막의 단면도로서, 다결정 반도체막과 배선의 접촉 구조를 나타낸 도면이다. 여기에서 다층 박막이라 함은 서로 다른 층에 있는 복수의 박막을 의미하며 이들은 도체, 반도체 또는 절연체 등으로 만들어질 수 있다.
투명한 유리 또는 플라스틱 따위로 만들어진 기판(41) 위에 다결정 규소막 (42)이 형성되어 있다. 다결정 규소막(42)의 표면에는 비정질 규소에서 다결정 규소로 변환하는 과정에서 생긴 돌기가 있을 수 있으며, 다결정 규소막(42)에는 불순물 이온이 주입되어 있을 수 있다.
다결정 반도체(42) 위에는 다결정 규소막(42)의 표면을 노출하는 접촉 구멍(44)을 가지는 절연막(43)이 형성되어 있다.
절연막(43) 위에는 비정질 규소막(45)과 도전막(46)의 이중막 구조를 가지는 배선이 형성되어 있다.
비정질 규소막(45)은 접촉 구멍(44)을 통하여 노출된 다결정 규소막(42)과 접촉한다. 비정질 규소막(45)은 다결정 규소막(42)과 접착력이 좋아 다결정 규소막(42)에 돌기가 있더라도 접촉하는 면적이 넓다. 이에 따라, 비정질 규소막(45)과 다결정 규소막(42) 사이의 접촉 저항이 작다. 또한, 비정질 규소막(45)의 윗면은 돌기가 있는 다결정 규소막(42)의 거친 표면보다 매끄럽다.
도전막(46)은 비정질 규소막(45) 위에 위치하며 알루미늄 계열의 금속으로 만들어진 단일막 구조를 가지는 것이 바람직하다. 도전막(46)은 비정질 규소막(45) 과 실질적으로 동일한 평면 모양을 가진다.
앞서 설명한 것처럼, 비정질 규소막(45)의 표면이 다결정 규소막(42)의 표면보다 매끄럽기 때문에 다결정 규소막(42)과 접촉하는 것보다 비정질 규소막(45)과 접촉하는 것이 접촉 저항이 작다.
또한, 비정질 규소막(45)의 윗면 부근에는 열 처리 등을 통해서 도전막(46)의 금속 원자들이 침투해 있을 수 있으며, 이에 따라 비정질 규소막(45)과 도전막(46)의 접촉 저항이 더 작을 수 있다.
이와 같이, 비정질 규소막(45)과 반도체(42) 사이의 접촉 저항이 작고, 도전막(46)과 비정질 규소막(45)의 접촉 저항 또한 작으므로 다결정 규소막(42)과 도전막(46) 사이의 접촉 저항도 작아질 수 있다. 그러므로 다결정 규소막(42)과 배선(45, 46) 사이의 접촉 저항이 매우 작다.
따라서 박막 트랜지스터 등의 채널을 이루는 다결정 규소막과 박막 트랜지스터로부터 신호를 받거나 박막 트랜지스터에 신호를 주는 금속 배선의 사이에 앞서 설명한 바와 같은 비정질 규소막을 두면 다결정 규소막과 금속 배선 사이의 접촉 저항을 크게 줄일 수 있다. 또한 비정질 규소막 자체도 금속 배선과 더불어 신호를 전달하는 배선으로서의 역할을 충분히 수행할 수 있다.
다음으로, 도 4 내지 도 7을 참고로 하여 도 3에 도시한 박막 트랜지스터 표시판의 한 예에 대하여 상세하게 설명한다.
여기서 화소(PX)의 박막 트랜지스터는 N형이고 게이트 구동부(400)의 박막 트랜지스터는 P형이라고 가정한다.
도 4 및 도 6은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 5 및 도 7은 도 4 및 도 6의 박막 트랜지스터 표시판을 각각 V-V', VII-VII' 선을 따라 자른 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 질화규소(SiNx) 또는 산화규소(SiO2)로 만들어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다.
차단막(111) 위에는 다결정 규소 따위로 이루어진 복수의 화소부 섬형 반도체(151a) 및 구동부 섬형 반도체(151b)가 형성되어 있다. 화소부 섬형 반도체(151a) 및 구동부 섬형 반도체(151b)의 표면에서는 비정질 규소에서 다결정 규소로 변환하는 과정에서 생긴 돌기가 있을 수 있다.
각각의 반도체(151a, 151b)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 도전성 불순물을 거의 함유하지 않은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다.
화소부 반도체(151a)의 진성 영역은 채널 영역(channel region)(154a)을 포함하고, 고농도 불순물 영역은 채널 영역(154a)을 중심으로 차례로 분리되어 있는 소스 영역(source region)(153a), 중간 영역(156a) 및 드레인 영역(drain region)(155a)을 포함하며, 저농도 불순물 영역(152)은 진성 영역(154a)과 고농도 불순물 영역(153a, 155a, 156a) 사이에 위치하며 그 폭이 좁다. 특히, 소스 영역(153a)과 채널 영역(154a) 사이 및 드레인 영역(155a)과 채널 영역(154a) 사이에 위치한 저농도 불순물 영역(152)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 한다. 이러한 저농도 도핑 드레인 영역은 생략될 수 있다.
구동부 반도체(151b)의 진성 영역은 채널 영역(154b)을 포함하며, 고농도 불순물 영역은 소스 영역(153b)과 드레인 영역(155b)을 포함한다.
여기에서 P형 도전성 불순물로는 붕소(B), 갈륨(Ga) 등을 들 수 있고, N형 불순물로는 인(P), 비소(As) 등을 들 수 있다.
반도체(151a, 151b) 및 차단막(111) 위에는 질화규소 또는 산화규소 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 게이트 전극(124a)을 포함하는 복수의 게이트선(gate line)(121)과 복수의 제어 전극(124b)을 포함하는 게이트 도전체(gate conductor)와 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 게이트 전극(124a)은 게이트선(121)으로부터 위로 뻗어 화소부 반도체(151b)와 교차하는데, 채널 영역(154a)과 중첩한다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분을 포함할 수 있다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.
제어 전극(124b)은 게이트선(121)과 분리되어 있고 구동부 반도체(151b)의 채널 영역(154b)과 중첩하며 제어 신호를 인가하는 다른 신호선(도시하지 않음)과 연결되어 있다.
유지 전극선(131)은 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받으며, 위로 확장되어 면적이 넓은 확장부(137)와 위로 길게 뻗은 세로부(133)를 포함한다.
게이트 도전체(121, 124b) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W) 따위로 이루어질 수 있다. 그러나 게이트선(121), 유지 전극선(131) 및 제어 전극(124b)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다층막 구조를 가질 수도 있다. 이들 도전막 중 하나는 게이트선(121), 유지 전극선(131) 및 제어 전극(124b)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄(합금) 상부막 및 알루미늄(합금) 하부막과 몰리브덴(합금) 상부막을 들 수 있다. 그러나 게이트선(121)은 이외에도 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 도전체(121, 124b) 및 유지 전극선(131)의 측면은 기판(110)의 면에 대하여 경사져 있으며 그 경사각은 약 30~80ㅀ인 것이 바람직하다.
게이트 도전체(121, 124b) 및 유지 전극선(131) 위에는 층간 절연막(interlayer insulating film)(160)이 형성되어 있다. 층간 절연막(160)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 층간 절연막(160)을 만들 수도 있으며, 층간 절연막(160)의 표면은 평탄할 수 있다.
층간 절연막(160)과 게이트 절연막(140)에는 소스 및 드레인 영역(153a, 153b, 155a, 155b)을 드러내는 복수의 접촉 구멍(163, 165, 166, 167)이 형성되어 있다.
층간 절연막(160) 위에는 비정질 규소(a-Si)로 만들어진 접촉 부재(170a, 170b, 172a, 172b)가 형성되어 있다. 여기서, 비정질 규소는 인 따위의 n형 불순물로 고농도로 도핑될 수 있다. 여기서, 접촉 부재(170a, 170b, 172a, 172b)의 두께는 500Å내지 1,000Å인 것이 바람직하다.
접촉 부재(170a, 170b, 172a, 172b)는 접촉 구멍(163, 165, 166, 167)을 통하여 소스 영역(153a, 153b), 드레인 영역(155a, 155b)과 접촉하며 그 표면은 평탄하다.
접촉 부재(170a, 170b, 172a, 172b)는 반도체(151a, 151b)와 접착력이 좋아 반도체(153a, 155a, 153b, 155b)에 돌기가 있더라도 접촉하는 면적이 넓다. 이에 따라, 접촉 부재(170a, 170b, 172a, 172b)와 접촉하는 반도체(153a, 155a, 153b, 155b) 사이의 저항이 작다. 또한, 접촉 부재(170a, 170b, 172a, 172b)의 표면은 돌기가 있는 반도체(153a, 155a, 153b, 155b)의 거친 표면보다 매끄럽다.
접촉 부재(170a, 170b, 172a, 172b) 위에는 복수의 데이터선(data line)(171), 복수의 드레인 전극(drain electrode)(175a), 복수의 입력 전극(173b) 및 복수의 출력 전극(175b)을 포함하는 복수의 데이터 도전체(data conductor)가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 접촉 구멍(163)을 통하여 소스 영역(153a)과 연결되어 있는 소스 전극(173a)을 포함하며, 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓은 끝 부분을 포함할 수 있다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 직접 연결될 수 있다.
드레인 전극(175a)은 소스 전극(173a)과 떨어져 있으며 접촉 구멍(165)을 통해 드레인 영역(155a)과 연결되어 있으며, 유지 전극선(131)의 확장부(137) 및 세로부(133)와 각각 중첩하는 확장부(177) 및 세로부(176)를 포함한다. 드레인 전극(175)의 세로부(176)와 데이터선(171)의 마주보는 경계선 사이에 유지 전극선(131)의 세로부(133)가 위치하여 이들 사이의 신호 간섭을 막아준다. 입력 전극(173b)과 출력 전극(175b)은 제어 전극(124b)을 중심으로 서로 분리되어 있으며 다른 신 호선(도시하지 않음)과 연결될 수 있다.
이러한 데이터 도전체(171, 173b, 175a, 175b)는 접촉 부재(170a, 170b, 172a, 172b)의 평면 모양과 실질적으로 동일하다.
데이터 도전체(171, 173b, 175a, 175b)는 알루미늄-니오디뮴(AlNd)과 같은 알루미늄 계열의 금속으로 만들어진다.
앞서 설명한 것처럼, 접촉 부재(170a, 170b, 172a, 172b)의 표면이 반도체(153a, 155a, 153b, 155b)의 표면보다 매끄럽기 때문에 반도체(153a, 155a, 153b, 155b)와 접촉하는 것보다 접촉 부재(170a, 170b, 172a, 172b)와 접촉하는 것이 접촉 저항이 작다.
이와 같이, 접촉 부재(170a, 170b, 172a, 172b)와 반도체(153a, 155a, 153b, 155b) 사이의 접촉 저항이 작고, 데이터 도전체(171, 173b, 175a, 175b)와 접촉 부재(170a, 170b, 172a, 172b)의 접촉 저항 또한 작으므로 접촉 부재(170a, 170b, 172a, 172b)와 데이터 도전체(171, 173b, 175a, 175b) 사이의 접촉 저항도 작아질 수 있다.
한편, 접촉 부재(170a, 170b, 172a, 172b) 내에는 데이터 도전체(171, 173b, 175a, 175b)의 알루미늄 입자가 확산되어 있을 수 있으며 이러한 알루미늄 입자는 접촉 부재(170a, 170b, 172a, 172b)의 저항을 낮추어 준다.
게이트 도전체(121, 121b)와 마찬가지로 데이터 도전체(171, 172, 175a, 175b) 또한 그 측면이 기판(110) 면에 대하여 30°내지 80°정도의 경사각으로 기울어진 것이 바람직하다.
데이터 도전체(171, 173b, 175a, 175b) 및 층간 절연막(160) 위에는 하부 보호막(180p) 및 상부 보호막(180q)을 포함하는 보호막(180)이 형성되어 있다. 하부 보호막(180p)은 질화규소 또는 산화규소등 무기 절연물로 만들어지며 상부 보호막(180q)은 평탄화 특성이 우수한 유기물 따위로 만들어진다. 상부 보호막(180q)은 감광성(photosensitivity)을 가질 수 있으며 플라스마 화학 기상 증착 (plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질로 이루어질 수도 있다.
보호막(180)에는 드레인 전극(175a)의 확장부(177)를 드러내는 복수의 접촉 구멍(185)이 형성되어 있다. 보호막(180)에는 또한 데이터선(171)의 끝 부분을 드러내는 복수의 접촉 구멍(도시하지 않음)이 형성될 수 있으며, 보호막(180)과 층간 절연막(160)에는 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(도시하지 않음)이 형성될 수 있다. 이러한 보호막(180)은 구동부에서 생략될 수 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175a)과 물리적ㅇ전기적으로 연결되어 있으며, ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통해 드레인 영역(155a)에 연결된 접촉 부재(172a)와 접촉하는 드레인 전극(175a)과 연결되어 드레인 영역(155a) 및 드레인 전극(175a)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가 받는 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극(191, 270) 사이의 액정층(3)의 액정 분자들의 방향을 결정하거나 두 전극 사이의 발광층(도시하지 않음)에 전류를 흘려 발광하게 한다.
도 2를 참고하면 화소 전극(191)과 공통 전극(270)은 액정 축전기(CLC)를 이루어 박막 트랜지스터(Q)가 턴 오프된 후에도 인가된 전압을 유지하며, 유지 축전기(CST)는 화소 전극(191) 및 드레인 전극(175a)의 일부와 세로부(133) 및 확장부(137)을 비롯한 유지 전극선(131)의 중첩으로 만들어진다.
보호막(180)을 저유전율의 유기 물질로 형성하는 경우에는 화소 전극(191)을 데이터선(171) 및 게이트선(121)과 중첩시켜 개구율을 향상시킬 수 있다.
그러면 도 1 및 도 7에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 8 내지 도 21을 참고로 하여 상세히 설명한다.
도 8 및 도 9는 본 발명의 실시예에 따른 도 4 내지 도 7에 도시한 박막 트랜지스터 표시판을 제조하는 중간 단계에서의 배치도이고, 도 10은 도 8 및 도 9의 박막 트랜지스터 표시판을 X-X', X'-X'' 선을 따라 잘라 이어 붙인 단면도이고, 도 11 및 도 12는 도 8 및 도 9의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 13은 도 11 및 도 12의 박막 트랜지스터 표시판을 XIII-XIII', XIII'-XIII'' 선을 따라 잘라 이어 붙인 단면도이고, 도 14 및 도 15는 도 10 및 도 11의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 16은 도 14 및 도 15의 박막 트랜지스터 표시판을 XVI-XVI', XVI'-XVI'' 선을 따라 잘라 이어 붙인 단면도이고, 도 17은 도 16의 다음 단계에서의 박막 트랜지스터 표시판을 XVI-XVI', XVI'-XVI'' 선을 따라 잘라 이어 붙인 단면도이고, 도 18은 도 17의 다음 단계에서의 박막 트랜지스터 표시판을 XVI-XVI', XVI'-XVI'' 선을 따라 잘라 이어 붙인 단면도이고, 도 19 및 도 20은 도 14 및 도 15의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 21은 도 19 및 도 20의 박막 트랜지스터 표시판을 XXI-XXI', XXI'-XXI'' 선을 따라 잘라 이어 붙인 단면도이다.
먼저 도 8 내지 도 10에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단막(111)을 형성한 다음, 화학 기상 증착(chemical vapor deposition, CVD), 스퍼터링(sputtering) 등의 방법으로 비정질 규소로 이루어진 반도체막을 형성한다. 그런 다음 레이저 열처리(laser annealing), 노 열처리(furnace annealing) 또는 순차적 측면 고상화(sequential lateral solidification, SLS) 방식으로 반도체막을 결정화한다. 이때, 반도체막의 표면에는 돌기가 형성될 수 있다.
그런 다음, 반도체막을 패터닝하여 복수의 화소부 및 구동부 섬형 반도체(151a, 151b)를 형성한다.
이어, 도 11 내지 도 13을 참고하면, 반도체(151a, 151b) 위에 화학 기상 증착 방법 등으로 게이트 절연막(140)을 형성하고, 그 위에 게이트 전극(124a)을 포함하는 복수의 게이트선(121), 확장부(137)를 포함하는 복수의 유지 전극선(131) 및 제어 전극(124b)을 형성한다. 반도체층(151a, 151b)에 불순물 이온을 주입하여 N형 고농도 불순물 영역(153a, 153b, 155a, 155b, 156a) 및 진성 영역(154a) 및 저농도 불순물 영역(152)을 형성한다.
다음 도 14 내지 도 18에 도시한 바와 같이, 기판(110) 전면에 층간 절연막 (160)을 적층하고 사진 식각하여 소스 및 드레인 영역(153a, 155a, 153b, 153b)을 각각 노출하는 복수의 접촉 구멍(163, 165, 166, 167)을 형성한다. 여기서, 층간 절연막(160)은 변형 온도가 200℃ 내지 300℃ 이며 투과율이 좋은 유기막 물질로 만들어질 수 있다.
이후, 접촉 구멍(163, 165, 166, 167)을 통하여 노출된 반도체(153a, 155a, 153b, 155b) 부분과 층간 절연막(160)의 표면의 불순물을 플라스마를 이용하여 제거한다.
그 다음, 비정질 규소(a-Si)로 만들어지는 접촉 보조층(174) 및 알루미늄-니오디뮴(AlNd)과 같은 알루미늄 계열의 금속층(178)을 차례로 적층한다. 여기서, 비정질 규소는 면저항값이 109Ω/□ 이상일 수 있고, 인 따위의 n형 불순물이 고농도로 도핑되어 있을 수 있다.
접촉 보조층(174)은 반도체(151a, 151b)와 접착력이 좋아 반도체(153a, 155a, 153b, 155b)에 돌기가 있더라도 접촉하는 면적이 넓으므로 접촉 보조층(174)과 반도체(151a, 151b)의 접촉 저항이 작다. 그리고 접촉 보조층(174)의 드러나는 표면이 평탄하므로 접촉 보조층(174)과 금속층(178)의 접촉 저항이 작아진다. 이때, 접촉 보조층(174)의 두께는 500Å 내지 1,000Å인 것이 바람직하다.
이후, 200℃ 내지 300℃의 열처리 공정을 진행한다. 이 공정은 금속층(178)의 알루미늄 원자들이 접촉 보조층(174) 내부로 확산되게 만드는 공정으로서 반도체(153a, 155a, 153b, 155b)와 금속층(178)의 접촉력을 높여주고 이에 따라 접촉 저항이 더욱 낮아진다. 이와 같이 하면, 결국 반도체(153a, 155a, 153b, 155b)와 금속층(178)의 접촉 저항이 더욱 줄어든다.
[표 1]은 각기 다른 두께를 갖는 비정질 규소(a-Si) 또는 n형 불순물이 고농도로 주입된 비정질 규소(n+a-Si)와 금속층(178)의 열처리 후 접촉면 저항(Ω/□)을 위치를 달리하여 여러 번 측정한 값을 나타낸 것이다.
Figure 112005025110390-PAT00001
이어, 금속층(178) 위에 감광막(71, 72, 73, 74)을 형성하고, 이를 마스크로 삼아 금속층(178)을 습식 또는 건식 식각하여 소스 전극(173a)을 가지는 복수의 데이터선(173a), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)을 형성한다.
그런 다음, 도 21에 도시한 바와 같이, 감광막(71, 72, 73, 74)을 마스크로 하여 접촉 보조층(174)을 식각함으로써 접촉 부재(170a, 170b, 172a, 172b)를 형성한다. 이때, 감광막(71, 72, 73, 74)을 제거하고 데이터선(171), 드레인 전극(175a), 입력 전극(173b) 및 출력 전극(175b)을 마스크로 할 수 있다. 이에 따라, 접촉 부재(170a, 170b, 172a, 172b)는 데이터 도전체(171, 173a, 175a, 175b)의 평면 모양과 동일하다.
접촉 보조층(174)의 식각은 건식 식각으로 하는 것이 바람직하다.
도 19 내지 도 21에 도시된 바와 같이, 무기물로 만들어진 하부 보호막(180p)을 화학 기상 증착 따위로 적층하고, 감광성 유기물로 만들어진 상부 보호막(180q)을 도포한다. 이어서, 광 마스크(도시하지 않음)를 통하여 상부 보호막(180q)에 빛을 조사한 후 현상하여 하부 보호막(180p)을 노출한 후 건식 식각 방법으로 하부 보호막(180p)의 노출된 부분과 그 아래의 게이트 절연막(140) 부분을 제거하여 화소부의 드레인 전극(175a)을 노출하는 복수의 접촉 구멍(185)을 형성한다.
마지막으로 도 3 및 도 4에 도시한 바와 같이, 보호막(180) 위에 IZO(indium zinc oxide), ITO(indium tin oxide) 등과 같은 투명한 도전 물질로 접촉 구멍(185)을 통해 드레인 전극(175a)과 연결되는 복수의 화소 전극(191)을 형성한다.
본 발명에 따른 박막 트랜지스터 및 박막 트랜지스터 표시판의 제조 방법은 층간 절연막과 금속층 사이에 접착력이 좋은 접촉 보조층을 두어 반도체와 접촉 보조층 사이의 접촉 저항을 줄인 다음, 기판을 열처리하여 금속층과 접촉 보조층 사 이의 접착력을 높임으로써 접촉 저항을 더 줄일 수 있다. 이에 따라, 반도체와 금속층의 접촉 저항이 줄어들고, 접착력이 향상되어 박막 트랜지스터의 특성이 향상될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (31)

  1. 기판 위에 반도체층을 형성하는 단계,
    상기 반도체층 위에 형성되며 상기 반도체층의 적어도 일부를 노출하는 제1 접촉 구멍을 가지는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 및 상기 게이트 절연막 위에 상기 제1 접촉 구멍과 연결되는 제2 접촉 구멍을 가지는 층간 절연막을 형성하는 단계,
    상기 층간 절연막 위에 상기 제1 및 제2 접촉 구멍을 통해 상기 반도체층과 접촉하는 접촉 보조층을 적층하는 단계,
    상기 접촉 보조층 위에 금속층을 적층하는 단계,
    상기 금속층을 식각함으로써 데이터선 및 드레인 전극을 형성하는 단계, 그리고
    상기 데이터선 및 상기 드레인 전극으로 덮이지 않은 상기 접촉 보조층 부분을 제거하여 접촉 부재를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 반도체층은 다결정 규소를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항 또는 제2항에서,
    상기 접촉 보조층은 비정질 규소를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 비정질 규소는 도전성 불순물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제3항에서,
    상기 금속층은 알루미늄을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 금속층은 단일층인 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 금속층 적층 단계 후에 상기 기판을 열처리하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 열처리는 200℃ 내지 300℃에서 수행하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 층간 절연막은 변형 온도가 200℃ 내지 300℃인 유기물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제1항에서,
    상기 접촉 보조층의 두께는 500Å 내지 1,000Å인 박막 트랜지스터 표시판의 제조 방법.
  11. 제1항에서,
    상기 층간 절연막, 상기 데이터선 및 상기 드레인 전극 위에 보호막을 형성하는 단계, 그리고 상기 보호막 위에 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 기판 위에 형성되어 있는 다결정 규소막,
    상기 다결정 규소막과 접촉하는 비정질 규소막, 그리고
    상기 비정질 규소막 위에 형성되어 있는 알루미늄 계열의 금속막
    을 포함하는 다층 박막.
  13. 제12항에서,
    상기 금속막은 알루미늄만을 포함하는 다층 박막.
  14. 제12항에서,
    상기 금속막은 단일층인 다층 박막.
  15. 제12항에서,
    상기 비정질 규소막은 도전성 불순물을 포함하는 다층 박막.
  16. 제12항에서,
    상기 비정질 규소막은 상기 금속막의 평면 모양과 동일한 다층 박막.
  17. 기판 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있는 비정질 규소로 만들어진 접촉 부재, 그리고
    상기 접촉 부재 위에 형성되어 있는 도전체
    를 포함하는 다층 박막.
  18. 제17항에서,
    상기 반도체층은 다결정 규소를 포함하는 다층 박막.
  19. 제17항에서,
    상기 도전체는 알루미늄을 포함하는 다층 박막.
  20. 제17항에서,
    상기 도전체는 단일층인 다층 박막.
  21. 제17항에서,
    상기 비정질 규소는 도전성 불순물을 포함하는 다층 박막.
  22. 제17항에서,
    상기 접촉 부재는 상기 도전체의 평면 모양과 동일한 다층 박막.
  23. 기판 위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있는 게이트 전극,
    상기 게이트 전극 위에 형성되어 있으며, 상기 반도체층의 일부를 드러내는 접촉 구멍을 가지는 층간 절연막,
    상기 층간 절연막 위에 형성되어 있으며, 상기 접촉 구멍을 통해 상기 반도체층과 연결되어 있는 접촉 부재, 그리고
    상기 접촉 부재 위에 형성되어 있는 소스 전극 및 드레인 전극
    을 포함하는 박막 트랜지스터 표시판.
  24. 제23항에서,
    상기 반도체층은 다결정 규소를 포함하는 박막 트랜지스터 표시판.
  25. 제23항에서,
    상기 소스 전극 및 상기 드레인 전극은 알루미늄을 포함하는 박막 트랜지스터 표시판.
  26. 제23항에서,
    상기 소스 전극 및 상기 드레인 전극은 단일층 구조를 가지는 박막 트랜지스터 표시판.
  27. 제23항에서,
    상기 반도체층은 표면에 돌기가 형성되어 있는 박막 트랜지스터 표시판.
  28. 제23항에서,
    상기 접촉 부재는 비정질 규소를 포함하는 박막 트랜지스터 표시판.
  29. 제28항에서,
    상기 비정질 규소는 도전성 불순물을 포함하는 박막 트랜지스터 표시판.
  30. 제23항에서,
    상기 접촉 부재는 상기 소스 전극 및 상기 드레인 전극의 평면 모양과 동일한 박막 트랜지스터 표시판.
  31. 제23항에서,
    상기 소스 전극 및 상기 드레인 전극 위에 형성되어 있는 보호막, 그리고
    상기 보호막 위에 상기 드레인 전극과 연결되어 있는 화소 전극
    을 더 포함하는 박막 트랜지스터 표시판.
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