KR20060112482A - 반도체 소자의 리세스 게이트 형성방법 - Google Patents

Abstract

본 발명은 홀 타입의 트렌치를 갖는 반도체 소자의 리세스 게이트 형성방법에 관한 것이다. 본 발명은, 액티브 영역을 한정하는 소자분리막이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 리세스 채널이 형성될 기판 부분을 액티브 영역에 국한해서 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 이용해서 상기 기판 부분을 식각하여 액티브 영역에 홀 타입의 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 상에 게이트 절연막, 게이트 도전막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, 게이트 도전막 및 게이트 절연막을 패터닝하는 단계를 포함한다.

Description

반도체 소자의 리세스 게이트 형성방법{Method of forming recessed gate of semiconductor device}

도 1a 내지 도 1d는 종래의 리세스 게이트 형성방법을 설명하기 위한 공정별 평면도 및 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 평면도 및 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

20: 기판 21: 소자분리막

22: 산화막 23: 폴리실리콘막

24: 트렌치 25: 게이트 산화막

26: 폴리실리콘막 27: 텅스텐 실리사이드막

28: 하드마스크 질화막 29: 게이트

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 홀 타입의 트렌치를 갖는 반도체 소자의 리세스 게이트 형성방법에 관한 것이다.

최근 개발되는 고집적 모스펫 소자의 디자인 룰이 sub-100㎚ 이하로 급격히 감소됨에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 감소되고 있다. 그 결과, 특정한 소자에서 요구하는 셀 트랜지스터의 문턱전압 타겟을 구현함에 있어서 공정 및 소자 측면에서 기존의 평면형(plannar) 모스펫 구조로는 소자의 축소에 한계가 있다. 이에, 충분한 유효 채널 길이를 확보할 수 있는 다양한 형태의 모스펫 소자에 대한 연구가 활발히 진행되고 있다.

여기서, 가장 일반적으로 개발 및 보고되고 있는 리세스 채널 모스펫 소자에 대한 종래의 제조공정은 다음과 같다.

도 1a 내지 도 1d는 종래의 리세스 채널 모스펫 소자의 제조방법을 설명하기 위한 도면이다.

도 1a 내지 도 1d에서 평면도 밑에 평면도의 A-A'를 자른 단면도를 도시하였다.

도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(11)이 형성된 반도체 기판(10) 상에 하드마스크용 산화막(12) 및 폴리실리콘막(13)을 형성한 다음, 상기 하드마스크용 폴리실리콘막 및 산화막을 패터닝하여 리세스 채널이 형성될 기판 영역을 라인 형태로 노출시키는 하드마스크 패턴을 형성한다.

도 1b를 참조하면, 상기 하드마스크 패턴을 식각장벽으로 이용해서 노출된 기판 및 소자분리막 부분을 식각하여 라인 형태의 트렌치(14)를 형성한다.

도 1c를 참조하면, 상기 트렌치(14) 상에 게이트 산화막(15)을 형성하고, 트렌치(14)를 매립하도록 상기 게이트 산화막(15) 및 소자분리막(11) 상에 폴리실리 콘막(16), 텅스텐 실리사이드막(17) 및 하드마스크막(18)을 형성한다.

도 1d를 참조하면, 상기 하드마스크막(18), 텅스텐 실리사이드막(17), 폴리실리콘막(16) 및 게이트 산화막(15)을 패터닝하여 리세스 게이트(19)를 형성한다.

그런데, 상기한 바와 같이 리세스 채널을 라인 형태로 형성하는 경우, 도 1b를 참조하면, 리세스 채널을 형성하기 위한 마스크 공정 진행 시 엑티브영역과 리세스 트렌치영역간 오버레이 정렬 마진(100)이 부족하여 고집적화에 한계공정으로 작용한다.

또한, 라인 형태의 리세스 채널 트렌치 상에 후속 게이트 라인이 형성되므로 워드라인 캐패시턴스 측면에서 기본적인 리세스 채널 형성, 즉, 유효채널 면적 증가로 인한 워드라인과 채널간 캐패시턴스 증가 및 워드라인과 비트라인간 캐패시턴스 성분 값도 상대적으로 많이 증가하게 된다. 즉, 라인 형태로 액티브 영역과 소자분리막 상에 모두 리세스 채널 트렌치가 형성되므로, 후속 형성되는 게이트내 게이트 폴리 실리콘 부피가 상당히 증가하게 되어 워드라인과 비트라인간 캐패시턴스 성분 값을 상당부분 증가시킨다.

따라서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 엑티브영역과 리세스 트렌치영역 간의 오버레이 정렬 마진을 확보할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 있다.

본 발명의 또 다른 목적은, 유효채널 면적 증가를 방지할 수 있는 반도체 소자의 리세스 게이트 형성방법을 제공함에 있다.

상기한 바와 같은 목적을 달성하기 위한 본 발명은, 액티브 영역을 한정하는 소자분리막이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 리세스 채널이 형성될 기판 부분을 액티브 영역에 국한해서 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 마스크로 이용해서 상기 기판 부분을 식각하여 액티브 영역에 홀 타입의 트렌치를 형성하는 단계; 상기 트렌치를 포함한 기판 상에 게이트 절연막, 게이트 도전막 및 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, 게이트 도전막 및 게이트 절연막을 패터닝하는 단계;를 포함한다.

상기 홀 타입의 트렌치는 1000∼1500Å의 깊이로 형성한다.

상기 하드마스크 산화막 및 하드마스크 폴리실리콘막은 50∼100Å 및 500∼1000Å의 두께로 형성한다.

(실시예)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 평면도 및 단면도이다.

도 2a 내지 도 2d에서 평면도 밑에 평면도의 B-B'를 자른 단면도를 도시하였다.

도 2a를 참조하면, 반도체 기판(20) 상에 50∼150Å 두께로 패드산화막(도시안함)과 500∼150Å 두께로 패드질화막(도시안함)을 형성하고, 상기 패드질화막을 패터닝하여 필드 영역을 노출시키는 하드마스크 패턴(도시안함)을 형성한다. 그런 다음, 상기 노출된 필드 영역을 2000∼3000Å의 깊이로 식각하여 트렌치를 형성하고, 상기 트렌치 내에 필드산화막을 매립시켜 액티브 영역을 한정하는 소자분리막(21)을 형성한다.

이어서, 상기 소자분리막(21)을 포함한 반도체 기판(20) 상에 하드마스크용 산화막(22)과 폴리실리콘막(23)을 형성한다. 상기 하드마스크 산화막 및 하드마스크 폴리실리콘막은 50∼100Å 및 500∼1000Å의 두께로 형성한다. 그런 다음, 상기 하드마스크용 폴리실리콘막 및 산화막을 패터닝하여 리세스 채널이 형성될 기판 부분을 액티브 영역에 국한해서 홀 형태로 노출시키는 하드마스크 패턴을 형성한다.

도 2b를 참조하면, 상기 하드마스크 패턴을 식각장벽으로 이용해서 노출된 기판 부분을 식각하여 홀 형태의 트렌치(24)를 형성한다. 상기 홀 타입의 트렌치는 1000∼1500Å의 깊이로 형성한다. 여기서, 트렌치를 홀 타입으로 형성함으로써, 엑티브영역과 하드마스크영역 간의 오버레이 정렬 마진을 확보할 수 있다.

도 2c를 참조하면, 상기 트렌치(24) 상에 게이트 산화막(25)을 형성하고, 트렌치(24)를 매립하도록 상기 게이트 산화막(25) 및 소자분리막(21) 상에 폴리실리콘막(26), 텅스텐 실리사이드막(27) 및 하드마스크막(28)을 형성한다.

도 2d를 참조하면, 상기 하드마스크막(28), 텅스텐 실리사이드막(27), 폴리실리콘막(26) 및 게이트 산화막(25)을 패터닝하여 리세스 게이트(29)를 형성한다. 여기서, 홀 타입의 트렌치 상에 게이트를 형성함으로써 유효채널 면적의 증가를 방 지할 수 있다.

또한, 본 발명의 다른 실시예에 따른 반도체 소자의 리세스 게이트 형성시, 물결 타입의 리세스 트렌치 형성은 도 3에 도시된 바와 같다. 상기 물결 타입의 리세스 트렌치는, 종래의 라인 타입의 리세스 트렌치 문제점 해결측면이 본 발명에서 의도하는 홀 타입의 리세스 트렌치 보다 그 개선효과가 상대적으로 떨어지지만, 그 자체 단위공정 발명으로서는 공정기술면 및 개선효과 측면에서 상당한 의미를 갖기에 본 발명의 다른 실시예에 해당한다.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

이상에서와 같이 본 발명은, 리세스 트렌치를 홀 형태로 형성함으로써 엑티브영역과 리세스 트렌치영역간의 오버레이 정렬 마진을 확보할 수 있어서 고집적화에 유리하다. 또한, 유효채널 면적 증가를 방지하여 워드라인과 채널 및 비트라인과 채널간 캐패시턴스의 증가를 방지하여 우수한 리프레시 특성을 확보할 수 있다.

Claims (3)

1. 액티브 영역을 한정하는 소자분리막이 형성된 반도체 기판을 제공하는 단계;

   상기 기판 상에 리세스 채널이 형성될 기판 부분을 액티브 영역에 국한해서 노출시키는 하드마스크 패턴을 형성하는 단계;

   상기 하드마스크 패턴을 마스크로 이용해서 상기 기판 부분을 식각하여 액티브 영역에 홀 타입의 트렌치를 형성하는 단계; 및

   상기 트렌치를 포함한 기판 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
2. 제 1 항에 있어서,

   상기 소자분리막은 2000∼3000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.
3. 제 1 항에 있어서,

   상기 홀 타입의 트렌치는 1000∼1500Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성방법.

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