KR20060111214A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 기판이 제공된다. 박막 트랜지스터 기판은 절연 기판, 절연 기판 상에 형성되고, 소스/드레인 영역을 포함하는 반도체층, 반도체층 상에 일방향으로 연장되어 형성된 다수의 게이트선, 반도체층 상에 다수의 게이트선과 소정 거리 이격되어 형성되며 다수의 게이트선과 수직한 방향으로 연장된 다수의 데이터선 절편, 다수의 데이터선 절편을 전기적으로 상호 연결하는 제1 브리지를 포함한다.
또한, 박막 트랜지스터 기판의 제조 방법이 제공된다.
박막 트랜지스터 기판, 3매 마스크, 브리지
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판이 구비된 액정 표시 장치의 개념도이다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 레이아웃도이고, 도 2b는 도 2a의 B-B´ 를 따라 절단한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 레이아웃도이고, 도 4b는 도 4a의 B-B′를 따라 절단한 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 레이아웃도이고, 도 5b는 도 5a의 B-B′를 따라 절단한 단면도이다.
도 6a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 레이아웃도이고, 도 6b는 도 6a의 B-B´ 를 따라 절단한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 액정 패널 2 : 게이트 구동부
3 : 데이터 구동부 4 : 박막 트랜지스터 기판
10 : 절연 기판 11 : 버퍼층
20 : 반도체층 21 : 절연층
22 : 소스 영역 23 : 드레인 영역
52 : 게이트선 54 : 게이트 패드
56 : 게이트 전극 62 : 데이터선
64 : 소스 전극 66 : 드레인 전극
68 : 데이터 패드 80 : 보호층
90 : 화소 전극 91 : 제1 브리지
92 : 제2 브리지 93 : 제3 브리지
94 : 보조 게이트 패드 98 : 보조 데이터 패드
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT) 기판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 구동하기 위한 회로 기판으로 사용된다. 박막 트랜지스터 기판은 게이트 신호를 전달하는 게이트 배선, 데이터 신호를 전달하는 데이터 배선, 게이트 및 데이터 배선이 교차하는 영역에 정의되는 박막 트랜지스터, 박막 트랜지스터와 연결된 화소 전극 등을 포함한다.
특히, 박막 트랜지스터는 게이트 배선과 연결된 게이트 전극에 의해 채널이 형성되는 반도체층, 데이터 배선과 연결된 소스 전극, 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 게이트 신호에 응답하여, 데이터 배선을 통하여 전달되는 데이터 신호를 전달하거나 차단하는 스위치 소자이다.
이러한 박막 트랜지스터 기판은 4매 내지 6매의 마스크를 이용한 식각 공정을 통하여 제조하는 것이 일반적이다. 여기서, 마스크의 수가 적을수록 공정이 단순화되므로, 생산성이 증가되고 비용이 절감된다.
본 발명이 이루고자 하는 기술적 과제는, 제조 공정이 단순화된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 제조 공정이 단순화된 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 절연 기판, 절연 기판 상에 형성되고, 소스/드레인 영역을 포함하는 반도체층, 반도체층 상에 일방향으로 연장되어 형성된 다수의 게이트선, 반도체층 상에 다수의 게이트선과 소정 거리 이격되어 형성되며 다수의 게이트선과 수직한 방향으로 연장된 다수의 데이터선 절편, 다수의 데이터선 절편을 전기적으로 상호 연결하는 제1 브리지를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 절연 기판 상에 반도체층, 절연층, 도전층을 순차적으로 형성하는 단계, 절연 기판 상에 일방향으로 연장되어 형성된 다수의 게이트선, 다수의 게이트선과 소정 거리 이격되어 형성되며 다수의 게이트선과 수직한 방향으로 연장된 다수의 데이터선 절편, 다수의 게이트선과 각각 연결된 게이트 전극의 양측벽에 정렬되어 형성된 소스/드레인 영역을 형성하는 단계, 다수의 데이터선 절편을 전기적으로 상호 연결하는 제1 브리지를 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판이 구비된 액정 표시 장치의 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판이 구비된 액정 표시 장치는 액정 패널(1), 게이트 구동부(2) 및 데이터 구동부(3)를 포함한다. 여기서, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판이 사용되는 표시 장치로 액정 표시 장치를 예로 들었으나, 이에 제한되는 것은 아니다.
액정 패널(1)은 다수의 게이트 라인(G1 내지 Gn), 데이터 라인(D1 내지 Dm) 및 이들이 교차하는 영역에 정의되는 매트릭스 형태의 화소(pixel) 영역을 포함한다. 게이트 라인(G1 내지 Gn)은 행 방향으로 뻗어 있어 게이트 신호(gate signal)를 전달하고, 데이터 라인(D1 내지 Dm)은 열 방향으로 뻗어 있어 데이터 신호(data signal)를 전달한다. 화소 영역은 게이트 라인(G1 내지 Gn)과 데이터 라인(D1 내지 Dm)에 연결되는 스위칭 소자(M), 액정 커패시터(Clc), 제1 및 제2 유지 커패시터(Cst1, Cst2)를 포함한다.
스위칭 소자(M)는 삼단자 소자로서, 제어 단자는 게이트 라인(G1 내지 Gn)에 연결되어 있고, 입력 단자는 데이터 라인(D1 내지 Dm)에 연결되어 있으며, 출력 단자는 액정 커패시터(Clc) 및 제1 및 제2 유지 커패시터(Cst1, Cst2)의 한 단자에 연결되어 있다. 또한, 스위칭 소자(M)는 비정질 실리콘(amorphous silicon), 다결정 실리콘(polysilicon)을 채널층으로 하는 박막 트랜지스터로 구현된다.
액정 커패시터(Clc)는 스위칭 소자(M)의 출력 단자와 공통 전압(common voltage; Vcom) 또는 기준 전압(reference voltage; Vref)과 연결된다.
제1 및 제2 유지 커패시터(Cst1, Cst2)는 스위칭 소자(M)의 출력 단자와 공통 전압 사이에 연결(독립 배선 방식)되거나 스위칭 소자(M)의 출력 단자와 바로 위의 게이트 라인(G1 내지 Gn) 사이에 연결(전단 게이트 방식)될 수 있다. 도 1에서는 제1 유지 커패시터(Cst1)는 독립 배선 방식으로 연결되고, 제2 유지 커패시터(Cst2)는 전단 게이트 방식으로 연결된다.
게이트 구동부(2)는 스위칭 소자(M)를 활성화시키는 게이트 신호를 다수의 게이트 라인(G1 내지 Gn)에 순차적으로 제공한다. 데이터 구동부(3)는 게이트 신호가 인가되는 타이밍에 맞추어 데이터 신호에 해당하는 계조 전압을 다수의 데이터 라인(D1 내지 Dm)에 제공한다.
도 2a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 레이아웃도이다. 도 2b는 도 2a의 B-B´ 를 따라 절단한 단면도이다.
도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 버퍼층(11), 반도체층(20), 절연층(21), 게이트 배선(52, 54, 56), 데이터 배선(62, 64, 66, 68), 보호층(80), 화소 전극(90), 제1 내지 제3 브리지(91, 92, 93), 보조 게이트 패드(94), 보조 데이터 패드(98) 등을 포함한다.
버퍼층(11)은 투명한 절연 기판(10) 상에 형성되고, 산화 규소(SiO2), 질화 규소(SiNx) 등으로 형성될 수 있다.
반도체층(20)은 버퍼층(11) 상에 비정질 실리콘, 폴리 실리콘 등으로 형성될 수 있다. 또한, 반도체층(20)은 게이트 전극(56)의 양측벽에 정렬되어 형성된 소스/드레인 영역(22, 23)을 포함한다.
절연층(21)은 반도체층(20) 상에 주로 질화 규소(SiNx) 등의 물질로 형성된다.
게이트 배선(52, 54, 56)은 절연층(21) 상에 형성되고, 게이트 패드(54), 게이트선(52), 게이트 전극(56)을 포함한다. 게이트 패드(54)는 게이트선(52)의 종단에 연결되어 외부로부터 게이트 신호를 인가받는다. 게이트선(52)은 행 방향으로 연장(elongated) 형성되어, 인가된 게이트 신호를 게이트 전극(56)에 전달하고, 게이트 전극(56)은 게이트 신호에 응답하여 박막 트랜지스터를 턴온(turn on)한다.
또한, 게이트 배선(52, 54, 56)은 단일층 또는 이중층 이상으로 형성될 수 있다. 단일층으로 형성될 경우는, 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등으로 형성될 수 있다. 도 2b에서와 같이 이중층 이상으로 형성될 경우에는 하부 층(54a, 56a)은 저항이 작은 물질로 형성되고, 상부 층(54b, 56b)은 다른 물질과 접촉 특성이 좋은 물질로 만들어 진 것이 바람직하다. 예를 들어, 하부 층(54a, 56a)과 상부 층(54b, 56b)의 쌍은 크롬(Cr)/알루미늄(Al)(또는 알루미늄 합금), 알루미늄(Al)/몰리브덴(Mo), 크롬(Cr) 또는 몰리브덴-텅스텐 합금(MoW)/알루미늄(Al)이 가능하다.
데이터 배선(62, 64, 66, 68)은 절연층(21) 상에 형성되고, 데이터 패드 (68), 데이터선 절편(62), 소스 전극(64), 드레인 전극(66)을 포함한다. 데이터 패드(68)는 데이터선 절편(62)의 종단에 연결되어 외부로부터 데이터 신호에 해당하는 계조 전압을 인가받는다. 데이터선 절편(62)은 게이트선(52)과 소정 거리 이격되어 형성되며, 게이트선(52)과 수직하게 열 방향으로 연장된다. 데이터선은 게이트선(52)과 동일한 층에 형성되므로, 게이트선(52)과 연결되지 않도록 하기 위해 절편 형태로 형성한다. 또한, 소스 전극(64)은 데이터선 절편(62)에 분지되어 형성되며, 도 2a와 같이 데이터선 절편(62)의 일단에 형성될 수 있다. 드레인 전극(66)은 게이트 전극(56)에 대하여 소스 전극(64)의 맞은 편에 위치하고, 소스 전극(64)과 소정 거리 이격되어 형성된다.
특히, 데이터 배선(62, 64, 66, 68)은 게이트 배선(52, 54, 56)과 동일한 층에 동일한 물질로 형성된다. 따라서, 데이터 배선(62, 64, 66, 68)은 단일층 또는 이중층 이상으로 형성될 수 있다.
도면에는 표시하지 않았으나, 제1 유지 커패시터(도1의 Cst1 참조)를 구성하기 위해 별도의 유지 용량성 전극을 형성할 수 있다. 별도의 유지 용량성 전극은 게이트 배선(52, 54, 56) 및 데이터 배선(62, 64, 66, 68)과 동일한 층에 동일한 물질로 형성될 수 있다. 유지 용량성 전극은 단일층 또는 이중층으로 형성될 수 있다.
보호층(80)은 게이트 배선(52, 54, 56) 및 데이터 배선(62, 64, 66, 68) 상에 형성되고, 질화 규소(SiNx) 또는 유기 절연막으로 형성될 수 있다. 보호층(80)에 는 데이터선 절편(62)의 일단 상에 형성되어 데이터선 절편(62)을 노출시키는 제1 접촉 구멍(contact hole; 81), 소스 영역(22) 및 소스 전극(64)의 일부를 노출시키는 제2 접촉 구멍(82), 드레인 영역(23) 및 드레인 전극(66)의 일부를 노출시키는 제3 접촉 구멍(83), 드레인 전극(66)을 노출시키는 제4 접촉 구멍(84), 게이트 패드(54)를 노출시키는 제5 접촉 구멍(85), 데이터 패드(68)를 노출시키는 제6 접촉 구멍(86)이 형성된다.
데이터 신호가 전달될 때의 저항을 최대한 줄이기 위해서는 제1 브리지(91)와 데이터선 절편(62)의 접촉 면적이 넓을수록 바람직하다. 따라서, 제1 및 제6 접촉 구멍(81, 86)의 크기는 클수록 바람직하다. 본 발명의 일 실시예에서는 제1 접촉 구멍(81)과 제6 접촉 구멍(86) 또는 제1 접촉 구멍(81)간 서로 연결되도록 별도의 연결 접촉 구멍(81a)을 형성하여 접촉 면적을 증가시킨다. 여기서, 연결 접촉 구멍(81a)의 폭은 설계에 따라 달라질 수 있으며, 예를 들어 제1 접촉 구멍(81)의 폭과 동일할 수 있다. 즉, 접촉 구멍은 데이터선 절편(62)과 제1 브리지(91)의 접촉 면적을 넓힐수 있도록 데이터선 절편(62)을 따라 연장하여 형성하는 것이 바람직하다.
화소 전극(90)은 보호층(80) 상에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)로 형성되고, 제4 접촉 구멍(84)을 통해서 드레인 전극(66)과 전기적으로 연결되어 있다. 또한, 전단의 게이트선(52)과는 적어도 일부가 오버랩되어 제2 유지 커패시터(도1의 Cst2 참조)를 구성한다.
제1 브리지(bridge; 91)는 인접한 데이터선 절편(62)들을 전기적으로 연결하는 역할을 한다. 즉, 제1 브리지(91)는 제1 접촉 구멍(81)간을 통해서 데이터선 절편(62)들을 연결한다. 서로 이격되어 형성된 데이터선 절편(62)들을 제1 브리지(91)를 통해서 연결하여 데이터 신호를 데이터 패드(68)에 인가할 경우, 데이터선이 하나의 라인으로 연결된 경우에 비해 데이터 배선(62, 64, 66, 68)의 저항이 커질 수 있다. 따라서, 제1 브리지(91)는 데이터선 절편(62)을 따라 연장되어 형성되고, 연결 접촉 구멍(81a)을 통해서 데이터선 절편(62)과 제1 브리지(91)간의 접촉 면적을 넓혀 저항을 줄일 수 있다.
제2 브리지(92)는 소스 전극(64)과 소스 영역(22)을 전기적으로 연결하는 역할을 한다. 제3 브리지(93)는 드레인 전극(66)과 드레인 영역(23)을 전기적으로 연결하는 역할을 한다. 소스 전극(64)과 소스 영역(22), 드레인 전극(66)과 드레인 영역(23)을 동시에 형성하여 소스 전극(64)과 소스 영역(22), 드레인 전극(66)과 드레인 영역(23) 사이에 절연층(21)이 형성되어 있으므로, 이와 같은 연결 수단이 요구된다.
도면에서는 표시하지 않았으나, 제1 브리지(91) 및 제2 브리지(92)가 서로 연결되고, 제3 브리지(93) 및 화소 전극(90)이 서로 연결되어도 무방하다.
보조 게이트 패드(94)와 보조 데이터 패드(98)는 각각 제5 접촉 구멍(85), 제6 접촉 구멍(86)을 통해서 게이트 패드(54), 데이터 패드(68)에 전기적으로 연결된다. 보조 게이트 패드(94)와 보조 데이터 패드(98)은 외부 회로 장치와의 접촉성을 보완하고, 게이트 패드(54), 데이터 패드(68)을 보호하는 역할을 한다. 여기서, 보조 데이터 패드(98)는 도 2a와 같이 제1 브리지(91)와 연결될 수 있으나, 이에 제한되는 것은 아니다.
이하에서 도 3 내지 도 5b, 도2a 및 도 2b를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 3을 참조하면, 우선 절연 기판(10) 상에 버퍼층(11), 반도체층(20), 절연층(21a), 제1 도전층(40a), 제2 도전층(40b)을 순차적으로 형성한다. 버퍼층(11), 반도체층(20), 절연층(21a)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 각각 300Å 내지 600Å, 500Å 내지 1500Å, 300Å 내지 600Å 정도의 두께로 형성할 수 있다. 제1 및 제2 도전층(40a, 40b)은 크롬(Cr)/알루미늄(Al)(또는 알루미늄 합금), 알루미늄(Al) /몰리브덴(Mo), 크롬(Cr) 또는 몰리브덴-텅스텐 합금(MoW)/알루미늄(Al)이 가능하다. 이와 같은 금속들을 스퍼터링(sputtering) 방법을 이용하여 1500Å 내지 3000Å 두께로 증착할 수 있다.
그 후, 제1 및 제2 도전층(40a, 40b)상에 포토레지스트막을 1㎛ 내지 2㎛의 두께로 형성한 후 패터닝하여, 포토레지스트 패턴(112, 114)을 형성한다. 이 때, 포토레지스트 패턴(112, 114)은 게이트 배선(52, 54, 56)이 형성될 영역(A1)과, 데이터 배선(62, 64, 66, 68)이 형성될 영역(A2)에 위치한 제1 부분(112)은, 소스 및 드레인 영역(22, 23)이 형성될 영역(B)에 위치한 제2 부분(114)보다 두껍게 형성된다. 기타 부분(C)의 포토레지스트막은 모두 제거된다. 이 때, 제1 및 제2 부분(112, 114)의 두께의 비는 식각 공정에서의 공정 조건에 따라 다르게 조절될 수 있다.
이와 같이, 위치에 따라 포토레지스트 패턴(112, 114)의 두께를 달리하는 방법으로는 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용할 수 있으나, 이에 제한되는 것은 아니다. 여기서, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉, 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하고, 반투명막을 사용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 포토레지스트막에 빛을 조사하면 빛에 직접 노출되는 부분은 고분자들이 완전히 분해되고, 슬릿 패턴이나 반투명막이 형성되어 있는 부분은 빛의 조사량이 적으므로 고분자들이 완전 분해되지 않으며, 차광막으로 가려진 부분은 고분자가 거의 분해되지 않는다. 이어서 포토레지스트막을 현상하면 고분자 분자들이 분해되지 않은 부분만 남기 때문에, 빛이 적게 조사된 부분은 빛이 전혀 조사되지 않은 부분보다 얇은 두께의 포토레지스트막을 형성할 수 있다. 여기서, 노광 시간을 길게 하면 모든 고분자들이 분해되므로, 노광 시간을 적절하게 조절할 필요가 있다.
도 4a 및 도 4b를 참조하면, 포토레지스트 패턴(112, 114)을 식각 마스크로 하여 식각한다. 즉, 기타 부분(C)은 제2 및 제1 도전층(도 3의 40b, 40a), 절연층(도 3의 21a), 반도체층(20)을 모두 제거하여, 게이트 배선(52, 54, 56), 데이터선 절편(62)을 형성하고, 소스 및 드레인 영역(22, 23)이 형성될 영역(B)은 제2 및 제 1 도전층(도 3의 40b, 40a), 절연층(도 3의 21a)을 제거한다. 그 후, n+ 이온을 이온 주입하여 소스 및 드레인 영역(22, 23)을 완성한다.
도 5a 및 도 5b를 참조하면, 우선, 애싱(ashing)을 이용하여 포토레지스트 패턴(112, 114)을 제거한다. 그 후, 결과물에 질화 규소(SiNx)를 증착하거나, 유기 절연막을 코팅한다. 건식 식각 공정을 이용하여 데이터선 절편(62)의 일단 상에 형성되어 데이터선 절편(62)을 노출시키는 제1 접촉 구멍(81), 소스 영역(22) 및 소스 전극(64)의 일부를 노출시키는 제2 접촉 구멍(82), 드레인 영역(23) 및 드레인 전극(66)의 일부를 노출시키는 제3 접촉 구멍(83), 드레인 전극(66)을 노출시키는 제4 접촉 구멍(84), 게이트 패드(54)를 노출시키는 제5 접촉 구멍(85), 데이터 패드(68)를 노출시키는 제6 접촉 구멍(86)이 형성하여 보호층(80)을 완성한다. 여기서, 제1 접촉 구멍(81)과 제6 접촉 구멍(86) 또는 제1 접촉 구멍(81)간 서로 연결되도록 별도의 연결 접촉 구멍(81a)을 형성하여 접촉 면적을 증가시킬 수 있다. 즉, 접촉 구멍은 데이터선 절편(62)과 제1 브리지(91)의 접촉 면적을 넓힐수 있도록 데이터선 절편(62)을 따라 연장하여 형성하는 것이 바람직하다.
다시 도 2a 및 도 2b를 참조하면, 보호층(80) 상에 IZO막 또는 ITO막과 같은 투명 도전성 물질을 스퍼터링 방법을 이용하여 400Å 내지 500Å의 두께로 증착한다. 그 후, 마스크를 이용한 식각 공정을 이용하여 화소 전극(90), 제1 내지 제3 브리지(91, 92, 93), 보조 게이트 패드(94), 보조 데이터 패드(98)을 형성한다. 여기서, 보조 데이터 패드(98)는 도 2a와 같이 제1 브리지(91)와 연결될 수 있다. 제 1 브리지(91)는 데이터선 절편(62)을 따라 연장되어 형성되어 형성되고, 연결 접촉 구멍(81a)을 통해서 데이터선 절편(62)과 제1 브리지(91)간의 접촉 면적을 넓혀 저항을 줄일 수 있다.
화소 전극(90)은 제4 접촉 구멍(84)을 통해서 드레인 전극(66)과 전기적으로 연결된다. 제1 브리지(91)는 인접한 데이터선 절편(62)들을 전기적으로 연결하고, 제2 및 제3 브리지(92, 93)는 각각 소스 전극(64)과 소스 영역(22), 드레인 전극(66)과 드레인 영역(23)을 전기적으로 연결한다.
도 6a는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 레이아웃도다. 도 6b는 도 6a의 B-B´ 를 따라 절단한 단면도이다. 도 2a 및 도 2b와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 다른 실시예는 데이터선 절편(62)의 일단에 형성되어 데이터선 절편(62)을 노출시키는 제1 접촉 구멍(81)과 소스 영역(22) 및 소스 전극(64)의 일부를 노출시키는 제2 접촉 구멍(82)을 연결 접촉 구멍(82a)를 이용하여 연결할 수 있다. 또한, 드레인 영역(23) 및 드레인 전극(66)의 일부를 노출시키는 제3 접촉 구멍(83)과 드레인 전극(66)을 노출시키는 제4 접촉 구멍(84)을 연결접촉 구멍(83a)를 이용하여 연결할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판은 3매의 마스크만을 이용하여 완성될 수 있다. 즉, 제1 마스크를 이용하여 게이트 배선, 데이터선 절편, 소스 및 드레인 영역을 형성하고, 제2 마스크를 이용하여 다수의 접촉 구멍이 형성된 보호층을 형성하고, 제3 마스크를 이용하여 다수의 브리지 및 화소 전극을 형성한다. 따라서, 공정을 단순화할 수 있으므로, 생산성이 증가되고 비용이 절감될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명에 따른 박막 트랜지스터 기판 및 그 제조 방법에 따르면 다음과 같은 효과가 있다. 박막 트랜지스터 기판을 3매 마스크를 이용하여 형성함으로써, 공정을 단순화할 수 있다. 따라서, 생산성이 향상되고 비용이 절감된다.
Claims (12)
- 절연 기판;상기 절연 기판 상에 형성되고, 소스/드레인 영역을 포함하는 반도체층;상기 반도체층 상에 일방향으로 연장되어 형성된 다수의 게이트선;상기 반도체층 상에 상기 다수의 게이트선과 소정 거리 이격되어 형성되며 상기 다수의 게이트선과 수직한 방향으로 연장된 다수의 데이터선 절편; 및상기 다수의 데이터선 절편을 전기적으로 상호 연결하는 제1 브리지를 포함하는 박막 트랜지스터 기판.
- 제 1항에 있어서,상기 제1 브리지는 상기 각 데이터선 절편을 따라 연장되어 형성된 박막 트랜지스터 기판.
- 제 2항에 있어서,상기 각 데이터선 절편 상에 형성되며 적어도 하나의 접촉 구멍을 구비하는 보호층을 더 포함하되, 상기 접촉 구멍은 각 데이터선 절편을 따라 연장되어 형성된 박막 트랜지스터 기판.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 각 데이터선 절편과 연결된 소스 전극을 더 포함하고, 상기 소스 전극과 상기 소스 영역을 연결하는 제2 브리지를 더 포함하는 박막 트랜지스터 기판.
- 제 4항에 있어서,상기 제1 브리지 및 제2 브리지는 전기적으로 연결된 박막 트랜지스터 기판.
- 제 4항에 있어서,상기 소스 영역과 소정 거리 이격되어 형성된 드레인 전극을 더 포함하고, 상기 드레인 전극과 상기 드레인 영역을 연결하는 제3 브리지를 더 포함하는 박막 트랜지스터 기판.
- 절연 기판 상에 반도체층, 절연층, 도전층을 순차적으로 형성하는 단계;상기 절연 기판 상에 일방향으로 연장되어 형성된 다수의 게이트선, 상기 다수의 게이트선과 소정 거리 이격되어 형성되며 상기 다수의 게이트선과 수직한 방향으로 연장된 다수의 데이터선 절편, 상기 다수의 게이트선과 각각 연결된 게이트 전극의 양측벽에 정렬되어 형성된 소스/드레인 영역을 형성하는 단계; 및상기 다수의 데이터선 절편을 전기적으로 상호 연결하는 제1 브리지를 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 7항에 있어서,상기 제1 브리지는 상기 각 데이터선 절편을 따라 연장되어 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 8항에 있어서,상기 제1 브리지를 형성하기 전에 상기 각 데이터선 절편 상에 적어도 하나의 접촉 구멍을 구비하는 보호층을 형성하되, 상기 접촉 구멍은 각 데이터선 절편을 따라 연장하여 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 7항 내지 제 9항 중 어느 한 항에 있어서,상기 각 데이터선 절편과 연결된 소스 전극을 형성하고, 상기 소스 전극과 상기 소스 영역을 연결하는 제2 브리지를 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 10항에 있어서,상기 제1 브리지 및 제2 브리지는 전기적으로 연결되도록 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 10항에 있어서,상기 소스 영역과 소정 거리 이격된 드레인 전극을 형성하고, 상기 드레인 전극과 상기 드레인 영역을 연결하는 제3 브리지를 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20170129339A (ko) * | 2016-05-16 | 2017-11-27 | 삼성디스플레이 주식회사 | 디스플레이 장치 및 이의 제조 방법 |
-
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- 2005-04-22 KR KR1020050033692A patent/KR20060111214A/ko not_active Application Discontinuation
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