KR20060108353A - Multi-layer metallic substrate for fabricating electronic device - Google Patents

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KR20060108353A
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Abstract

본 발명은 구리계 합금 기저층 위에 주석 함유 합금으로 이루어진 하지 도금층을 형성하고 그 위에 팔라듐 함유 합금으로 이루어진 중간 도금층 및, 금으로 이루어진 외각 도금층을 형성하여 납땜 젖음성, 와이어본딩성 및 내부식성 등을 개선한 전자장치 제조용 다층금속 기판에 관한 것이다. 본 발명에서는 하지 도금층으로서 주석 합금을 사용함으로써 기저 금속인 구리의 확산을 방지함과 동시에 제조된 반도체칩 패키지를 인쇄회로기판에 실장시 용접성을 개선하며 주석 합금의 특성상 자성을 띠지 않으므로 RF(Radio Frequency)의 영향을 받지 않는 이점이 있고, 또한, 종래의 니켈층과 비교하여 내식성이 탁월하며 최근 문제로 되고 있는 Ni 알레르기와 관련하여 Ni의 사용을 배제함으로써 문제를 해소함에 기여할 수 있다.The present invention forms a base plating layer made of a tin-containing alloy on a copper-based alloy base layer and an intermediate plating layer made of a palladium-containing alloy and an outer plated layer made of gold to improve solder wettability, wire bonding and corrosion resistance. A multilayer metal substrate for electronic device manufacturing. In the present invention, by using a tin alloy as the base plating layer, it prevents the diffusion of copper, which is a base metal, and improves weldability when mounting the manufactured semiconductor chip package on a printed circuit board, and does not have magnetic properties due to the characteristics of the tin alloy. ), And also contributes to solving the problem by eliminating the use of Ni in relation to Ni allergy which is excellent in corrosion resistance and is a problem in comparison with the conventional nickel layer.

다층, 하지 도금층, 주석-구리 합금, 기판, 반도체 Multi-layer, Base plated layer, Tin-copper alloy, Substrate, Semiconductor

Description

전자장치 제조용 다층금속 기판{Multi-layer Metallic Substrate for fabricating Electronic Device}Multi-layer Metallic Substrate for fabricating Electronic Device

도 1은 종래 사용되는 기판의 사용예를 도시한 도면,1 is a view showing an example of use of a conventionally used substrate,

도 2는 도 1 도시 기판의 종래 사용되는 일예로서의 구조를 도시한 단면도,2 is a cross-sectional view showing a structure as an example of a conventional use of the substrate shown in FIG.

도 3은 본 발명에 따른 반도체 장치 제조용 기판의 단면도이다.3 is a cross-sectional view of a substrate for manufacturing a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 11:기저 금속층 2, 12:하지 도금층1, 11: base metal layer 2, 12: base plating layer

3, 13:중간 도금층 4, 14:외각 도금층3, 13: middle plating layer 4, 14: outer plating layer

본 발명은 전자장치 제조용 기판에 관한 것으로서, 특히 구리계 합금 기저층 위에 주석 함유 합금으로 이루어진 하지 도금층을 형성하고 그 위에 팔라듐 함유 합금으로 이루어진 중간 도금층 및, 금으로 이루어진 외각 도금층을 형성하여 납땜 젖음성, 와이어본딩성 및 내부식성 등을 개선한 전자장치 제조용 다층금속 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a substrate for manufacturing an electronic device, and in particular, a base plating layer made of a tin-containing alloy is formed on a copper-based alloy base layer, and an intermediate plating layer made of a palladium-containing alloy and an outer plated layer made of gold are formed thereon for solder wettability and wire. The present invention relates to a multilayer metal substrate for electronic device manufacturing having improved bonding and corrosion resistance.

잘 알려져 있는 바와 같이, 전자장치 제조용 기판이라함은 반도체칩과 인쇄회로기판과 같은 전기, 전자장치를 전기적으로 연결해주는 매개수단이다. 즉, 일예로서 반도체장치에 사용되는 기판인 리드프레임(leadframe)은 반도체칩(chip)과함께 반도체 패키지(package)를 구성하는 핵심 구성요소의 하나로서 반도체 패키지의 내부와 외부를 연결해주는 도선(lead)의 역할과 반도체칩을 지지해주는 지지구조물(frame)의 역할을 한다. As is well known, a substrate for manufacturing an electronic device is an intermediary means for electrically connecting an electrical and electronic device such as a semiconductor chip and a printed circuit board. That is, as an example, a leadframe, which is a substrate used in a semiconductor device, is one of core components constituting a semiconductor package together with a semiconductor chip, and leads that connect the inside and the outside of the semiconductor package. ) And a supporting frame supporting the semiconductor chip.

이러한 반도체의 리드프레임은 도 1 도시와 같이, 기본적으로 반도체 기억소자인 칩을 탑재하여 정적인 상태로 유지하여 주는 다이패드부(34)와 와이어본딩에 의하여 칩과 연결되는 인너 리드부(31) 및 외부 회로와 연결하기 위한 아우터 리드부(32)를 구비하여 이루어지는 데, 와이어본딩된 칩과 와이어본딩된 인너 리드부가 수지 보호막인 에폭시 몰딩 컴파운드(EMC:Epoxy Molding Compound)에 의해 밀봉되어 반도체 패키지를 구성한다. 이러한 구조를 갖는 반도체의 리드프레임 본체(30)는 통상 스탬핑 공정(stamping process) 혹은 에칭 공정(etching process)을 통해 제조된다.As shown in FIG. 1, the lead frame of the semiconductor includes a die pad part 34 which is basically a semiconductor memory element mounted thereon and maintains a static state, and an inner lead part 31 connected to the chip by wire bonding. And an outer lead portion 32 for connecting to an external circuit, wherein the wire-bonded chip and the wire-bonded inner lead portion are sealed by epoxy molding compound (EMC), which is a resin protective film, to seal the semiconductor package. Configure. The leadframe body 30 of a semiconductor having such a structure is usually manufactured through a stamping process or an etching process.

그런데 상기 구조의 반도체 패키지 조립 공정에서는 반도체칩과 리드프레임의 인너 리드부와의 와이어본딩성과 다이 패드부의 밀착성을 양호하게 유지하기 위하여 패드부와 인너 리드부에 금속 소재를 도금함이 일반적이며, 또한 몰딩후 기판 실장을 위한 납땜성을 향상시키기 위하여 아우터 리드부의 소정 개소에 Sn-Pb 솔더 도금을 수행한다.However, in the semiconductor package assembly process of the above structure, in order to maintain good adhesion between the die chip and the wire bonding between the semiconductor chip and the inner lead of the lead frame, it is common to plate a metal material on the pad and the inner lead. After molding, Sn-Pb solder plating is performed on a predetermined portion of the outer lead portion in order to improve solderability for mounting the substrate.

그러나 상기 솔더 도금 과정에 있어서 도금액이 인너 리드부 영역까지 침투 하는 경우가 일반적이므로 이를 제거하기 위하여 추가 공정을 반드시 거쳐야 하는 문제가 존재하였다.However, in the solder plating process, since the plating solution generally penetrates to the inner lead region, there is a problem that an additional process must be performed to remove the plating solution.

이러한 문제점을 해결하기 위하여 제안된 것이 선도금 리드프레임(pre-plated frame) 방식인 데, 반도체 패키지 조립 전에 반도체 기판에 납땜 젖음성(solder-wettability)이 우수한 소재를 미리 도금하여 도금층을 형성하는 것이다.Proposed in order to solve this problem is a pre-plated frame (pre-plated frame) method, to form a plating layer by pre-plating a material having excellent solder-wettability to the semiconductor substrate before assembling the semiconductor package.

이와 같은 반도체 기판에 도금층을 형성하는 방식에서는 반도체 장치 제조용 기판으로 구리 함유 합금, 또는 니켈 함유 합금을 사용하며 표면의 산화를 방지하고 전기, 전자장치와의 납땜성을 개선하기 위하여 기판 표면에 다양한 도금층을 형성하여 사용하여 왔다. In such a method of forming a plating layer on a semiconductor substrate, a copper-containing alloy or a nickel-containing alloy is used as a substrate for manufacturing a semiconductor device, and various plating layers are formed on the surface of the substrate to prevent oxidation of the surface and improve solderability with electrical and electronic devices. It has been used to form.

종래의 이러한 목적을 달성하기 위한 방법으로서 구리계 기판의 표면상에 주석(Sn)/납(Pb) 합금을 도금하여 사용하였으나 납의 환경비친화적인 물질로 사용이 규제됨에 따라 이를 대체하기 위한 여러 방법이 제안되었다.Conventionally, as a method for achieving the above object, a tin (Sn) / lead (Pb) alloy is used by plating on the surface of a copper substrate, but various methods for replacing it are regulated as the environment-friendly material of lead. This has been proposed.

이러한 종래기술의 예로서 일본 특허공개 평4-115558이 있는 데, 도 2 도시와 같이 일본 특허공개 평4-115558에서는 구리 함유 합금 으로 된 기저 금속층(11) 위에 니켈 함유 합금으로 된 하지 도금층(12)을 형성후에 그 위에 팔라듐 함유 합금층(13)을 중간 도금층으로 형성하며, 맨 위에 금 도금층(14)을 형성한 구조이다.An example of such a prior art is Japanese Patent Application Laid-open No. Hei 4-115558. As shown in Fig. 2, Japanese Patent Application Laid-open No. Hei 4-115558 has a base plating layer 12 made of a nickel-containing alloy on a base metal layer 11 made of a copper-containing alloy. ), A palladium-containing alloy layer 13 is formed thereon as an intermediate plating layer, and a gold plating layer 14 is formed thereon.

그러나 이러한 종래기술에 개시된 방안에서는 팔라듐의 특성상 반도체칩과의 접합성 및 와이어본딩성은 우수하나 고온의 반도체 조립공정중에서 팔라듐이 산화되어 도금층이 따딱해지고 융점이 높아져서 납땜성이 저하하는 문제가 존재하였다. However, in the conventional method disclosed in the related art, palladium has excellent bonding property and wire bonding property due to the characteristics of palladium, but palladium is oxidized during the high temperature semiconductor assembly process, so that the plating layer is stiffened and the melting point is increased, thereby lowering the solderability.

본 발명은 상기와 같은 종래기술의 문제점을 해소하기 위하여 이루어진 것으로서, 구리계 기판의 산화를 방지하고 와이어본딩 공정시의 본딩 결합력을 증가시키며 몰딩 화합물과의 결합력을 강화하여 반도체칩 패키지의 신뢰성을 향상시킬 수 있는 전자장치 제조용 다층금속 기판을 제공함에 그 목적이 있다.The present invention is made to solve the problems of the prior art as described above, to prevent the oxidation of the copper-based substrate, to increase the bonding bonding during the wire bonding process and to enhance the bonding strength with the molding compound to improve the reliability of the semiconductor chip package It is an object of the present invention to provide a multilayer metal substrate for manufacturing electronic devices.

이를 위해 본 발명에서는 구리 함유 합금으로 이루어진 기저 금속층; To this end, the present invention is a base metal layer made of a copper-containing alloy;

상기 기저 금속층의 적어도 일측면에 형성되는 주석 합금으로 이루어진 하지 도금층; An underlying plating layer made of a tin alloy formed on at least one side of the base metal layer;

상기 하지 도금층 위에 형성되는 팔라듐 함유 합금으로 이루어진 중간 도금층; 및, An intermediate plating layer made of a palladium-containing alloy formed on the underlying plating layer; And,

상기 중간 도금층 위에 형성되는 금으로 이루어진 최외각 도금층을 포함하는 것을 특징으로 하는 전자장치 제조용 다층금속 기판을 제공함으로서 기술적 과제를 달성한다.Technical problem is achieved by providing a multilayer metal substrate for electronic device manufacturing, including an outermost plating layer made of gold formed on the intermediate plating layer.

본 발명의 상기 목적, 및 다른 목적들과 이점, 그리고 본 발명의 효과는 양호한 실시예와 관련하여 이루어지는 이하의 본 발명의 상세한 설명을 통하여 명확해질 것이다.The above and other objects and advantages of the present invention, and the effects of the present invention will become apparent from the following detailed description of the present invention made in connection with the preferred embodiments.

이하에서는 양호한 실시예와 관련하여 본 발명을 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to the preferred embodiments.

본 발명의 반도체 제조용 기판은, 도 3 도시와 같이 구리 함유 합금으로 이 루어진 기저 금속층(1); 상기 기저 금속층의 적어도 일측면에 형성되는 주석 합금으로 이루어진 하지 도금층(2); 상기 하지 도금층 위에 형성되는 팔라듐 함유 합금으로 이루어진 중간 도금층(3); 및, 상기 중간 도금층 위에 형성되는 금으로 이루어진 최외각 도금층(4)을 포함하는 것을 특징으로 하는 구성이다.The substrate for semiconductor manufacture of the present invention includes a base metal layer (1) made of a copper-containing alloy as shown in FIG. A base plating layer (2) made of a tin alloy formed on at least one side of the base metal layer; An intermediate plating layer (3) made of a palladium-containing alloy formed on the underlying plating layer; And an outermost plating layer 4 made of gold formed on the intermediate plating layer.

본 발명은 기저 금속인 구리의 확산을 방지함과 동시에 제조된 반도체칩 패키지를 인쇄회로기판에 실장시 용접성을 개선하며 주석 합금의 특성상 자성을 띠지 않으므로 RF(Radio Frequency)의 영향을 받지 않는 이점이 있고, 또한 종래의 니켈층과 비교하여 내식성이 탁월하며 최근 문제로 되고 있는 Ni 알레르기와 관련하여 Ni의 사용을 배제함으로써 문제를 해소함에 기여할 수 있는 주석 합금층으로 하지금속층(2)을 구성함에 특징이 있다.The present invention improves weldability when mounting a manufactured semiconductor chip package on a printed circuit board while preventing diffusion of copper, which is a base metal, and is not affected by RF (Radio Frequency) because it has no magnetic properties due to the characteristics of tin alloy. In addition, the base metal layer 2 is composed of a tin alloy layer which is excellent in corrosion resistance compared to the conventional nickel layer and contributes to solving the problem by eliminating the use of Ni in relation to Ni allergy which is becoming a problem recently. There is this.

본 발명에서 상기 주석함유 합금으로 이루어진 하지 도금층(2)은 두께가 10~100μ"임이 바람직하며, 팔라듐 함유 합금으로 이루어진 중간 도금층(3)은 1~4μ"이며, 상기 중간 도금층 위에 형성된 금 도금층(4)은 두께 0.5~4μ"이다.In the present invention, the base plating layer 2 made of the tin-containing alloy preferably has a thickness of 10 to 100 µ ", and the intermediate plating layer 3 made of a palladium-containing alloy is 1 to 4 µ", and the gold plating layer formed on the intermediate plating layer ( 4) is 0.5 to 4 탆 thick.

상기 본 발명에서 구리 함유 기저 합금은 구리만으로도 이루어진 경우를 포함하며, 팔라듐 함유 합금의 경우도 동일하게 팔라듐만으로 이루어진 경우를 포함한다.In the present invention, the copper-containing base alloy includes a case made of only copper, and the case of a palladium-containing alloy also includes a case made of only palladium.

본 발명에서 도금의 방법으로는 전해도금 또는 무전해도금 방법을 사용할 수가 있다. 보편적으로 균일한 도금층을 얻기 위한 목적에서 무전해도금 방법을 사용하기도 하나, 본 발명에서는 전해도금 방법 또는 무전해 도금방법을 모두 채택을 할 수가 있음은 물론이다.In the present invention, electroplating or electroless plating can be used as the plating method. In general, although an electroless plating method is used for the purpose of obtaining a uniform plating layer, the present invention can of course adopt both an electroplating method or an electroless plating method.

한편, 본 발명에서 상기 하지 도금층을 구성하는 주석 합금층은 주석과, Cu, Ag, Bi, Sb, Fe으로 이루어진 그룹에서 선택된 일종의 금속으로 이루어진 이원합금으로 구성될 수 있다.Meanwhile, in the present invention, the tin alloy layer constituting the base plating layer may be formed of tin and a binary alloy made of a kind of metal selected from the group consisting of Cu, Ag, Bi, Sb, and Fe.

또한, 본 발명에서 상기 주석 합금층은, Sn 및 Cu와, Sb, Ti, Se, Au, Pd, Zn로 이루어진 그룹에서 선택된 하나의 금속으로 이루어진 3원합금일 수 있다.Further, in the present invention, the tin alloy layer may be a ternary alloy made of Sn and Cu and one metal selected from the group consisting of Sb, Ti, Se, Au, Pd, and Zn.

더우기, 본 발명에서 상기 주석 합금층은 20중량% ~ 80중량%의 Sn과 80중량%~20중량%의 Cu로 구성됨이 바람직하며, 각각 50중량%로 구성됨이 가장 바람직하다. 상기 주석 합금층에서 주석의 함량이 20중량% 보다 작으면 내부식성, 내크랙성이 저하하며, 80중량% 보다 많으면 와이어본딩성이 불량하므로 상기 범위 조성으로 한다.Furthermore, in the present invention, the tin alloy layer is preferably composed of 20% by weight to 80% by weight of Sn and 80% by weight to 20% by weight of Cu, and most preferably by 50% by weight. If the content of tin in the tin alloy layer is less than 20% by weight, the corrosion resistance and crack resistance is lowered, and if more than 80% by weight, the wire bonding resistance is poor, so the range composition.

이를 보다 상세하게 설명하면, 반도체장치 제조용 리드프레임과 같은 기판의 기지 금속인 구리함유 합금으로 이루어진 기저 금속층(1) 위에 하지 도금층(2)으로서 주석 합금층이 도금되는 데, 이는 납땜시 납땜 성분과 융착되어 피납땜체를 지지하고 상부 도금층과 기저 금속과의 접착성을 높이면서 상부 도금층의 평활성을 유지하도록 작용하는 바, 기저 금속인 구리의 확산을 방지함과 동시에 제조된 반도체칩 패키지를 인쇄회로기판에 실장시 용접성을 개선하며 주석 합금의 특성상 자성을 띠지 않으므로 RF(Radio Frequency)의 영향을 받지 않는 이점이 있다. In more detail, a tin alloy layer is plated as a base plating layer 2 on a base metal layer 1 made of a copper-containing alloy that is a base metal of a substrate such as a lead frame for manufacturing a semiconductor device. It is fused to support the soldered body and to maintain adhesion of the top plating layer and the base metal while maintaining the smoothness of the top plating layer. It improves the weldability when mounting on the substrate, and has no advantage of being affected by RF (Radio Frequency) because it is not magnetic due to the characteristics of the tin alloy.

또한 종래의 니켈층과 비교하여 내식성이 탁월하며 최근 문제로 되고 있는 Ni 알레르기와 관련하여 Ni의 사용을 배제함으로써 문제를 해소함에 기여할 수 있다. 이러한 하지 금속층(2)으로서의 주석 함유 합금층은 10~100μ" 두께로 형성하 는 데, 10μ" 아래에서는 하지 금속층으로서의 역할을 수행하기어려우며 100μ" 보다 두꺼우면 조립 공정에 따른 포밍(forming) 작업시 크랙이 발생할 수 있다.In addition, it is excellent in corrosion resistance compared with the conventional nickel layer and can contribute to solving the problem by eliminating the use of Ni in relation to Ni allergy which is a problem recently. Such a tin-containing alloy layer as the base metal layer 2 is formed to a thickness of 10 ~ 100μ ", it is difficult to perform the role as a base metal layer below 10μ" and thicker than 100μ "when forming the forming process according to the assembly process Cracks may occur.

본 발명에서 상기 하지 도금층(2) 위에 형성되는 팔라듐 함유 합금으로 이루어진 중간 도금층(3)은 화학적으로 안정하고 납땜성 및 와이어본딩성이 양호하고 조직이 치밀하고 마이그레이션(migration) 현상이 없어 양호하게 선택되는 데, 이러한 중간 도금층(3)은 하지 금속층(2) 및 외각 금속층(4)과의 접착성이 양호하여 도금이 용이하고 열적 환경에서 기저 금속과 하지 금속층으로의 확산 및 산화를 방지하고 외각 도금층의 고유의 품질 특성을 유지하도록 보조하는 역할을 수행한다. 이를 위한 적절한 두께로서 1~4μ"(0.025~0.1㎛) 두께로 도금을 형성하는 데, 1μ" 보다 작으면 하지 도금층을 충분히 덮지 못하여 중간 도금층의 역할을 제대로 수행하지 못하며 4μ" 보다 두꺼우면 두께가 두꺼워지는 만큼 품질 개선 효과가 미미하면서 제품 가격만 상승하며 납땜 젖음성이 저하한다.In the present invention, the intermediate plating layer 3 made of a palladium-containing alloy formed on the base plating layer 2 is chemically stable, has good solderability and wire bonding property, is dense in structure, and has no migration phenomenon. Since the intermediate plating layer 3 has good adhesion between the base metal layer 2 and the outer metal layer 4, the plating is easy, plating is easy, and diffusion and oxidation of the base metal and the base metal layer in the thermal environment are prevented and the outer plating layer is formed. Serves to help maintain its unique quality characteristics. As a suitable thickness for this purpose, the plating is formed to a thickness of 1 to 4 μ "(0.025 to 0.1 μm). If the thickness is smaller than 1 μ", the plate may not sufficiently cover the underlying plated layer and thus may not function properly as an intermediate plated layer. As the thickness increases, the effect of quality improvement is insignificant, but the price of the product rises and the solder wettability decreases.

한편, 최외각 도금층(4)을 구성하는 금 도금층은 팔라듐(Pd) 함유 합금으로 이루어진 중간 도금층(3)의 보호층으로서 작용하며 중간 도금층(3)의 산화에 의한 열화를 방지할 수 있어서, 양 도금층의 본래적인 납땜성을 유지할 수 있으며, 이로써 납땜 젖음시간을 단축할 수 있어서 작업성의 향상을 기대할 수 있다. 상기 중간 도금층 위에 형성된 금 도금층(4)은 두께 0.5~44μ"(0.0125~0.1㎛)이다. 이러한 두께 범위로 형성됨으로써 적절한 내부식성, 와이어본딩성, 몰드 접착성 및 납땜성을 양호하게 유지할 수 있다. On the other hand, the gold plating layer constituting the outermost plating layer 4 acts as a protective layer of the intermediate plating layer 3 made of a palladium (Pd) -containing alloy and can prevent deterioration due to oxidation of the intermediate plating layer 3, It is possible to maintain the original solderability of the plating layer, thereby shortening the solder wetting time and improving the workability can be expected. The gold plating layer 4 formed on the intermediate plating layer has a thickness of 0.5 to 44 μ ″ (0.0125 to 0.1 μm). By forming in such a thickness range, proper corrosion resistance, wire bonding property, mold adhesion property and solderability can be maintained well. .

이하에서는 양호한 실시예와 관련하여 본 발명을 더욱 구체적으로 설명한다.Hereinafter, the present invention will be described in more detail with reference to the preferred embodiments.

실시예 1~ 5Examples 1-5

하기 표 1은 본 발명의 실시예 1~5를 나타낸 것이나, 이는 본 발명을 한정하기 위함이 아니다. 본 실시예에서는 각 도금층의 가장 바람직한 합금층의 조성을 도출하기 위하여 조건을 상이하게 하여 실험을 실시하였다. 물성을 평가하기 위한 실험의 구체적인 방법을 설명하면 다음과 같다. 즉, 금(Au) 와이어본딩 시험은 시료를 와이어 본딩 장비를 이용하여 와이어본딩후에 본딩풀시험기(Bonding Pull Tester)를 이용하여 실험을 실행하였다. Table 1 below shows Examples 1 to 5 of the present invention, but it is not intended to limit the present invention. In this embodiment, experiments were conducted under different conditions in order to derive the composition of the most preferable alloy layer of each plating layer. The specific method of the experiment for evaluating the physical properties is as follows. That is, the gold (Au) wire bonding test was carried out using a bonding pull tester after the wire bonding the sample using a wire bonding equipment.

납땜성은 시료를 175℃에서 7시간 30분간 열처리후 95℃ 온도 및 상대습도 95%의 조건에서 8시간 동안 강제노화시킨다. 이후에 MIL-STD-883D 방법을 따라 용접성을 시험하였다. Solderability The sample is heat-treated at 175 ° C for 7 hours and 30 minutes, and then forcedly aged for 8 hours at 95 ° C and 95% relative humidity. The weldability was then tested according to the MIL-STD-883D method.

한편, 몰딩 화합물과의 접착성은 시료를 170℃의 몰딩온도에서 90초간 몰딩 작업을 시행한 후에 175℃에서 6시간 동안 열처리후 에폭시 몰딩 화합물과 반도체장치 제조용 기판과의 접착성 실험을 MRT(Moisture Ressssistance Test)에 의하여 실행후 SAT(Scanning Acoustic Tomograph) 검사를 실행하였다. On the other hand, the adhesion between the molding compound and the sample was subjected to molding for 90 seconds at a molding temperature of 170 ° C., followed by heat treatment at 175 ° C. for 6 hours, and then carried out an adhesion test between the epoxy molding compound and a substrate for manufacturing a semiconductor device. SAT (Scanning Acoustic Tomograph) test was performed after the test.

그리고 내부식성 시험은 KS M 8012 중성 염수분무시험법에 의하여 시험을 실행하였는 데, 염화나트륨의 농도는 40g/ℓ이며, 압축공기 압력은 1.2㎏/㎠, 분무량은 1.51㎖/80㎤/h, 공기 포화기 온도는 47℃, 염수탱크 온도는 35℃, 시험조 온도는 35℃이었다. 내크랙성은 열충격후의 크랙 발생 여부로서 측정하는 바, 시료를 121℃ 2atm의 100% RH 조건에서 가열사이클(-65℃에서 150℃)을 1000회 이상 처리후 크랙 발생 여부를 평가하였다. The corrosion resistance test was carried out by the KS M 8012 neutral salt spray test method, the concentration of sodium chloride is 40g / ℓ, the compressed air pressure is 1.2kg / ㎠, spraying amount is 1.51ml / 80cm / h, air The saturator temperature was 47 degreeC, the brine tank temperature was 35 degreeC, and the test tank temperature was 35 degreeC. Crack resistance was measured as cracks after thermal shock. The cracks were evaluated after 1000 or more heating cycles (-65 ° C. to 150 ° C.) were treated at 100% RH of 121 ° C. and 2 atm.

구 분division 실시예1Example 1 실시예2Example 2 실시예3Example 3 실시예4Example 4 실시예5Example 5 비고Remarks 도금층 Plated layer 외각도금층Outer plating layer Au(1μ")Au (1 μ ") Au(1μ")Au (1 μ ") Au(1μ")Au (1 μ ") Au(1μ")Au (1 μ ") Au(1μ")Au (1 μ ") 기판 기저금속:Cu  Substrate Base Metal: Cu 중간도금층Middle plating layer Pd(4μ")Pd (4 μ ") Pd(4μ")Pd (4 μ ") Pd(4μ")Pd (4 μ ") Pd(4μ")Pd (4 μ ") Pd(4μ")Pd (4 μ ") 하지도금층 (중량%)Base plated layer (wt%) Sn(20)- Cu(80) (25μ")Sn (20)-Cu (80) (25μ ") Sn(40)- Cu(60) (25μ")Sn (40)-Cu (60) (25μ ") Sn(50)- Cu(50) (25μ")Sn (50)-Cu (50) (25μ ") Sn(60)- Cu(40) (25μ")Sn (60)-Cu (40) (25μ ") Sn(80)- Cu(20) (25μ")Sn (80)-Cu (20) (25μ ") 와이어본딩성Wire bonding ○○ ⊙⊙ ⊙⊙ ○○ △△ 납땜성Solderability ○○ ○○ ⊙⊙ ⊙⊙ ⊙⊙ 몰딩 결합력Molding Bond ⊙⊙ ⊙⊙ ⊙⊙ ⊙⊙ ⊙⊙ 내부식성Corrosion resistance ○○ ○○ ⊙⊙ ⊙⊙ ⊙⊙ 내크랙성Crack resistance ○○ ○○ ⊙⊙ ⊙⊙ ⊙⊙

⊙ : 우수 ○ : 양호 △ : 보통 × : 불량⊙: Excellent ○: Good △: Normal ×: Poor

비교예 1~5Comparative Examples 1 to 5

한편 비교를 위하여 통상의 방법에 따라 종래 구조의 반도체장치 제조용 기판을 제조하여 실시예와 같은 방법으로 각각의 물성을 평가하고 그 결과를 하기 표 2에 나타내었다. Meanwhile, for comparison, a substrate for manufacturing a semiconductor device having a conventional structure was manufactured according to a conventional method, and the physical properties thereof were evaluated in the same manner as in Example, and the results are shown in Table 2 below.

구 분division 비교예1Comparative Example 1 비교예2Comparative Example 2 비교예3Comparative Example 3 비교예4Comparative Example 4 비교예5Comparative Example 5 비고Remarks 도금층  Plated layer 외각도금층Outer plating layer -- -- -- -- Au(1μ")Au (1 μ ") 기판 기저금속:Cu  Substrate Base Metal: Cu 중간도금층 (중량%)Intermediate Plating Layer (wt%) Ag(4μ")Ag (4 μ ") Pd(4μ")Pd (4 μ ") Pd(20)-Ag (80)합금 (4μ")Pd (20) -Ag (80) Alloy (4μ ") Pd(4μ")Pd (4 μ ") Pd(4μ")Pd (4 μ ") 하지도금층 Base plate Ni(25μ")Ni (25 μ ") Ni(25μ")Ni (25 μ ") Ni(25μ")Ni (25 μ ") Sn-Cu합금 (25μ")Sn-Cu Alloy (25μ ") Ni(25μ")Ni (25 μ ") 와이어본딩성Wire bonding △△ 00 00 00 ⊙⊙ 납땜성Solderability △△ ○ ○ 00 ⊙⊙ ⊙⊙ 몰딩 결합력Molding Bond △△ ⊙⊙ ⊙⊙ ⊙⊙ ⊙⊙ 내부식성Corrosion resistance △△ ⊙⊙ ⊙⊙ ⊙⊙ ⊙⊙ 내크랙성Crack resistance 00 ⊙⊙ ⊙⊙ ⊙⊙ ⊙⊙

⊙ : 우수 ○ : 양호 △ : 보통 × : 불량⊙: Excellent ○: Good △: Normal ×: Poor

상기 표 1을 참조하여 본 발명 실시예들과 비교예들을 검토하면 본 실시예들은 모든 조건에서 몰딩결합성이 우수하였다. 그러나 주석합금으로 구성된 하지 도금층(2)의 조성 비율에 따라 본딩성과 납땜성, 그리고 내부식성 내지 내크랙성은 변화됨을 알 수 있는 바, Sn-Cu 합금에서 성분 비율은 중요한 변수로 작용하여 적정수준(실시예3; 주석 50중량%-구리50중량%) 보다 주석의 비율이 증가할수록(실시예4, 5) 내부식성과 내크랙성은 향상되고 상대적으로 Sn의 비율이 작을수록(실시예 1, 2) 내부식성과 내크랙성은 저하하였다. 그러나 Sn의 비율이 적정수준 보다 높아질수록 납땜성은 향상되나 본딩성은 저하하였다. 이는 주석의 특성상 경도(Hardness)의 영향에서 발생하는 것으로 공정시 중요한 변수로 작용함을 알 수 있다.Examining the embodiments and comparative examples of the present invention with reference to Table 1, the present examples were excellent in molding bonding under all conditions. However, it can be seen that the bonding properties, solderability, and corrosion resistance to crack resistance change according to the composition ratio of the base plating layer 2 composed of tin alloy. Example 3 As the ratio of tin is increased more than 50% by weight of tin-50% by weight of copper (Examples 4 and 5), the corrosion resistance and crack resistance are improved and the relative proportion of Sn is smaller (Examples 1 and 2). Corrosion resistance and crack resistance decreased. However, as the ratio of Sn is higher than the appropriate level, the solderability is improved, but the bonding property is decreased. This occurs due to the influence of hardness (Hardness) in the nature of tin can be seen as an important variable in the process.

한편, 표 2를 참고하면, 니켈 또는 니켈합금으로 구성된 하지 도금층 상부에 은 도금층을 형성한 비교예 1이나 팔라듐 도금층을 형성한 비교예 2의 경우 본딩성과 납땜성에서 탁월한 결과를 얻지 못하였다. 그리고 팔라듐-은 합금층을 최외각층으로 하는 비교예 3의 경우 몰딩 결합성, 내부식성 및 내크랙성에서 양ㅎ한 결과를 얻을 수 있으나 본딩성과 납땜성에서는 본 실시예의 탁월한 수준에 미치지 못하였다. 니켈층 대신 Sn-Cu 합금을 하지 도금층으로 구성하고 그 위에 Pd 도금층을 형성한 비교예 4의 경우 납땜성, 몰딩 결합성, 내부식성 및 내크랙성에서 모두 우수한 결과를 얻었으나 본딩성은 저하함을 알 수 있다. 비교예 5의 경우 상기와 같은 본딩성을 해소하여 탁월한 본딩성을 얻을 수 있으나 하지 도금층으로서 니켈층을 사용하는 경우 앞서 언급한 니켈층의 문제점인 RF의 영향을 받는 점, Sn-Cu합금층에 비해 상대적으로 약한 내식성, 니켈 알레르기에 기인한 인체 유해성, 폐수처리의 상대적인 곤란성, 주석 합금에 비하여 높은 비용의 문제로 인하여 바람직하지 않다.Meanwhile, referring to Table 2, in Comparative Example 1 in which the silver plating layer was formed on the base plating layer composed of nickel or nickel alloy or Comparative Example 2 in which the palladium plating layer was formed, excellent results were not obtained in bonding properties and solderability. In Comparative Example 3 having the palladium-silver alloy layer as the outermost layer, good results were obtained in molding bondability, corrosion resistance, and crack resistance, but bonding and solderability did not reach the excellent level of the present embodiment. In the case of Comparative Example 4 in which the Sn-Cu alloy was formed as the base plating layer instead of the nickel layer and the Pd plating layer was formed thereon, excellent results were obtained in all solderability, molding bondability, corrosion resistance, and crack resistance, but the bonding resistance was deteriorated. Able to know. In Comparative Example 5, the bonding property as described above can be solved to obtain excellent bonding property. However, when the nickel layer is used as the underlying plating layer, the Sn-Cu alloy layer is affected by RF, which is a problem of the aforementioned nickel layer. It is not preferable because of relatively weak corrosion resistance, human hazards due to nickel allergy, relative difficulty of wastewater treatment, and high cost compared with tin alloy.

본 발명이 이상의 양호한 실시예에서는 반도체장치 제조용 기판인 리드프레임을 예로 하는 실시예와 관련하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, COF(Chip on Film), PCB, 커넥터(Connector)와 같은 전자장치에 사용하는 기판에도 동일한 방식으로 적용할 수 있음은 물론이다.Although the present invention has been described with reference to the embodiment taking a lead frame as a substrate for manufacturing a semiconductor device as an example, the present invention is not limited thereto, such as a chip on film (PCF), a PCB, a connector (Connector) Of course, the same can be applied to the substrate used in the electronic device.

상기 설명한 바와 같이, 본 발명의 전자장치 제조용 기판에 의하면, 하지 도금층으로서 주석 합금을 사용함으로써 기저 금속인 구리의 확산을 방지함과 동시에 제조된 반도체칩 패키지를 인쇄회로기판에 실장시 용접성을 개선하며 주석 합금의 특성상 자성을 띠지 않으므로 RF(Radio Frequency)의 영향을 받지 않는 이점이 있다. As described above, according to the substrate for manufacturing an electronic device of the present invention, by using a tin alloy as a base plating layer, it is possible to prevent diffusion of copper, which is a base metal, and to improve weldability when the manufactured semiconductor chip package is mounted on a printed circuit board. Since the tin alloy is not magnetic in nature, it is advantageous in that it is not affected by RF (Radio Frequency).

또한, 종래의 니켈층과 비교하여 내식성이 탁월하며 최근 문제로 되고 있는 Ni 알레르기와 관련하여 Ni의 사용을 배제함으로써 문제를 해소함에 기여할 수 있다.In addition, it is excellent in corrosion resistance compared with the conventional nickel layer and can contribute to solving the problem by eliminating the use of Ni in connection with Ni allergy which has become a problem recently.

더우기, Sn 합금을 하지 도금층에 사용함으로써 Ni 합금을 사용하는 경우 보다 폐수 처리가 용이하므로 친환경적인 반도체 패키지를 제공할 수 있으며, Ni 금 속 가격에 비교하여 대단히 저렴한 Sn-Cu 합금을 사용함으로써 제조비용의 절감 효과를 도모할 수 있다.In addition, the use of Sn alloys in the base plated layer allows for easier wastewater treatment than Ni alloys, thus providing an environmentally friendly semiconductor package. The reduction effect can be aimed at.

본 발명에 의하면 상기와 같은 효과 외에 금 도금층이 팔라듐 중간층의 보호층으로서 작용하므로 팔라듐 중간층이 산화에 의하여 열화되는 것을 방지하고 이로써 양 도금층의 본래적인 납땜성을 양호하게 유지하며, 납땜 젖음시간을 단축하여 작업 시간이 향상되는 효과를 얻을 수 있다.According to the present invention, since the gold plating layer acts as a protective layer of the palladium intermediate layer in addition to the above effects, the palladium intermediate layer is prevented from being deteriorated by oxidation, thereby maintaining the original solderability of both plating layers and shortening the soldering wetting time. The working time can be improved.

Claims (6)

구리 합금으로 이루어진 기저 금속층(1); A base metal layer 1 made of a copper alloy; 상기 기저 금속층의 적어도 일측면에 형성되는 주석 합금으로 이루어진 하지 도금층(2);A base plating layer (2) made of a tin alloy formed on at least one side of the base metal layer; 상기 하지 도금층 위에 형성되는 팔라듐 함유 합금으로 이루어진 중간 도금층(3); 및, An intermediate plating layer (3) made of a palladium-containing alloy formed on the underlying plating layer; And, 상기 중간 도금층 위에 형성되는 금으로 이루어진 외각 도금층(4)을 포함하는 것을 특징으로 하는 전자장치 제조용 다층금속 기판.And an outer plating layer (4) made of gold formed on the intermediate plating layer. 제 1항에 있어서, 상기 주석 합금층은 20~80중량% Sn과 80~20중량%의 Cu로 구성되는 것을 특징으로 하는 전자장치 제조용 다층금속 기판.The multilayer metal substrate of claim 1, wherein the tin alloy layer comprises 20 to 80 wt% Sn and 80 to 20 wt% Cu. 제 1항 또는 제 2항에 있어서, 상기 주석 합금층은 두께가 10~100μ" 인 것을 특징으로 하는 전자장치 제조용 다층금속 기판.The multilayer metal substrate of claim 1, wherein the tin alloy layer has a thickness of 10 to 100 μ ″. 제 1항에 있어서, 상기 주석합금층은 주석과, Cu, Ag, Bi, Sb, Fe으로 이루어진 그룹에서 선택된 일종의 금속으로 이루어진 이원합금인 것을 특징으로 하는 전자장치 제조용 다층금속 기판.The multilayer metal substrate of claim 1, wherein the tin alloy layer is a binary alloy made of tin and a metal selected from the group consisting of Cu, Ag, Bi, Sb, and Fe. 제 1항에 있어서, 상기 주석합금층은, Sn-Cu 및, Sb, Ti, Se, Au, Pd, Zn로 이루어진 그룹에서 선택된 하나의 금속으로 이루어진 3원합금인 것을 특징으로 하는 전자장치 제조용 다층금속 기판.The multilayer of claim 1, wherein the tin alloy layer is a ternary alloy made of Sn—Cu and one metal selected from the group consisting of Sb, Ti, Se, Au, Pd, and Zn. Metal substrate. 제 1항 또는 제 2항에 있어서, 반도체 제조용 리드프레임, COF, PCB 또는 커넥터에 사용되는 것을 특징으로 하는 전자장치 제조용 다층금속 기판.The multilayer metal substrate according to claim 1 or 2, which is used in a lead frame, a COF, a PCB, or a connector for semiconductor manufacturing.
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