KR20060102172A - 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 표시판 Download PDF

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KR20060102172A
KR20060102172A KR1020050024116A KR20050024116A KR20060102172A KR 20060102172 A KR20060102172 A KR 20060102172A KR 1020050024116 A KR1020050024116 A KR 1020050024116A KR 20050024116 A KR20050024116 A KR 20050024116A KR 20060102172 A KR20060102172 A KR 20060102172A
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KR1020050024116A
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김인우
박민욱
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삼성전자주식회사
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Abstract

각 셀마다 기생 용량을 동일한 수준으로 유지할 수 있는 박막 트랜지스터 표시판이 제공된다. 박막 트랜지스터 표시판은, 절연 기판 위에 형성된 게이트 전극을 가지는 게이트선과, 게이트선 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 반도체층과, 게이트선과 교차하고 반도체층과 적어도 일부분이 중첩되는 소스 전극을 가지는 데이터선과, 게이트 전극을 중심으로 소스 전극과 대향하며 반도체층과 적어도 일부분이 중첩되고, 게이트 전극을 완전히 가로지르는 드레인 전극과, 결과물 상에 절연되어 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
LCD, 게이트 전극, 드레인 전극, 기생 용량

Description

박막 트랜지스터 표시판{Thin film transistor array panel}
도 1는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2은 도 1의 박막 트랜지스터 표시판의 Ⅱ-Ⅱ' 선에 대한 단면도이다.
도 3a 내지 도 3d은 도 1의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 4은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 5는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
<도면의 주요부분에 대한 부호의 설명>
22: 게이트선 24: 게이트선 끝단
26: 게이트 전극 30: 게이트 절연막
40: 반도체층 55, 56: 저항성 접촉층 패턴
62: 데이터선 65: 소스 전극
66: 드레인 전극 70: 보호막
74, 76, 78: 접촉 구멍 82: 화소 전극
86: 보조 게이트선 끝단 88: 보조 데이터선 끝단
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 교차하여 화소를 정의하고, 각각의 화소에는 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극이 형성되어 있다.
이때, 박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막 등을 포함하고 있으며, 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
일반적으로 박막 트랜지스터 표시판의 경우, 사진 식각(photolithography) 공정의 공정 마진 때문에, 박막 트랜지스터를 구성하는 게이트 전극와 드레인 전극의 중첩은 필연적이며 통상적으로 약 게이트 전극과 드레인 전극은 1-2 ㎛ 정도 중첩되어 형성된다. 따라서, 이러한 구조의 박막 트랜지스터에는 항상 기생 용량(parasitic capacitance)이 존재하게 된다.
종래 기술에 의한 박막 트랜지스터의 경우, 사진 식각 공정을 마진 때문에 각 셀마다 게이트 전극과 드레인 전극이 중첩되는 정도의 차이가 발생하게 된다. 따라서, 각 셀에 발생하는 기생 용량이 일정하지 않은 값을 가지게 된다. 이와 같이 각 셀에 대한 기생 용량의 값이 박막 트랜지스터 표시판 전체에 대하여 심하게 변동하게 되면, 플리커(flicker)를 증가시키게 된다. 또한, 기생 용량은 화소 전극과 커플링(coupling)이 발생하므로, 각 셀마다 기생 용량의 값이 심하게 변동하면 박막 트랜지스터 표시판 전체의 화질을 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 각 셀마다 기생 용량을 동일한 수준으로 유지할 수 있는 박막 트랜지스터 표시판을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판 위에 형성된 게이트 전극을 가지는 게이트선과, 상기 게이트선 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 반도체층과, 상기 게이트선과 교차하고, 상기 반도체층과 적어도 일부분이 중첩되는 소스 전극을 가지는 데이터선과, 상기 게이트 전극을 중심으로 상기 소스 전극과 대향하며 상기 반도체층과 적어도 일부분이 중첩되고, 상기 게이트 전극을 완전히 가로지르는 드레인 전극과, 상기 결과물 상에 절연되어 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
여기서, 상기 반도체층 위에서 상기 소스 전극과 상기 드레인 전극이 서로 대향하는 부분은 나란히 형성되는 것이 바람직하다.
여기서, 상기 반도체층 위에서 상기 소스 전극과 상기 드레인 전극이 서로 대향하는 부분은 상기 게이트선과 나란히 형성될 수 있다. 더욱이, 상기 소스 전극은 상기 드레인 전극을 향하여 하나 이상의 가지로 뻗은 구조를 가질 수 있다.
또한, 상기 반도체층 위에서 상기 소스 전극과 상기 드레인 전극이 서로 대향하는 부분은 상기 데이터선과 나란히 형성되는 것이 바람직하다. 여기서, 상기 소스 전극은 상기 데이터선으로부터 연장되어 상기 드레인 전극과 대향하는 부분에서 절곡된 구조를 가질 수 있다.
또한, 상기 드레인 전극의 양단은 상기 게이트 전극과 중첩되지 않는 것이 바람직하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명 세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 첨부된 도면들을 참조하여 본 발명의 일 실시예에 의한 액정 표시 장치용 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
먼저, 도 1 및 도 2을 참고로 하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. 도 1는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2은 도 1에 도시한 박막 트랜지스터 표시판의 Ⅱ-Ⅱ' 선에 대한 단면도이다.
절연 기판(10) 위에 게이트 배선(22, 24, 26)이 형성되어 있다. 여기서, 게이트 배선(22, 24, 26)은 Al(Al합금)으로 구성된 단일층, 또는 Al(Al 합금)과 Mo(Mo 합금)이 적층된 이중층 등이 사용될 수 있다.
게이트 배선은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트선 끝단(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다.
기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 섬 모양으로 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(54, 56)이 각각 형성되어 있다.
저항성 접촉층(54, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터선 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. 이 때, 데이터선(62)의 데이터선 끝단(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
도 1에 도시된 바와 같이, 소스 전극(65)은 반도체층(40)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체층(40)과 적어도 일부분이 중첩된다. 또한, 반도체층(40) 위에서 소스 전극(65)과 드레인 전극(66)이 서로 대향하는 부분은 나란히 형성될 수 있다. 본 실시예에서와 같이, 소스 전극(65)과 드레인 전극(66)이 서로 대향하는 부분은 게이트선(22)과 나란히 형성될 수 있다.
여기서, 드레인 전극(66)은 게이트 전극(26)을 완전히 가로지르도록(cross-over) 형성된다. 이와 같이, 드레인 전극(66)이 게이트 전극(26)을 완전히 가로지르도록 형성하면, 게이트 전극(26)을 형성한 후 드레인 전극(66)을 형성할 때 사진 식각 공정의 마진을 고려하더라도 게이트 전극(26)과 드레인 전극(66)이 항상 완전히 중첩된다. 따라서, 게이트 전극(26)과 드레인 전극(66) 사이에서 발생하는 기생 용량(parasitic capacitance)은 각 박막 트랜지스터 셀(cell)에 대하여 항상 동일한 값을 가지게 된다. 따라서, 플리커(flicker)의 발생을 억제하며, 각 셀마다 동일한 화질을 구현할 수 있다.
나아가, 드레인 전극(66)의 양단, 특히 소스 전극(65)과 대향하는 끝단은 게이트 전극(26)을 완전히 가로질러 게이트 전극(26)과 중첩되지 않도록 형성되는 것이 바람직하다.
데이터 배선(62, 65, 66, 68) 및 이들에 의해 노출된 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크클계 유기 절연막 등으로 이루어진 보호막(70)이 형성되어 있다. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. 따라서 두께가 얇아도 기생 용량 문제가 발생하지 않는다. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4 내지 10배 빠르므로 공정 시간 면에서도 매우 유리하다.
보호막(70)에는 드레인 전극(66) 및 데이터선 끝단(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선 끝단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다. 이때, 끝단(24, 68)을 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있다.
보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선 끝단(24) 및 데이터선 끝단(68)과 연결되어 있는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)이 형성되어 있다. 여기서, 화소 전극(82)과 보조 게이트 및 데이터선 끝단(86, 88)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명 도전막으로 이루어져 있다.
여기서, 화소 전극(82)은 도 1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화하고 있다. 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 유전율이 낮기 때문에 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다.
이하, 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 1 및 도 2과 도 3a 내지 도 3d를 참조하여 상세히 설명한다.
먼저, 도 3a에 도시된 바와 같이, 기판(10) 위에 게이트 배선용 다층 금속막(미도시)를 적층한 후, 패터닝하여 게이트선(22), 게이트 전극(26) 및 게이트선 끝단(24)을 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다. 여기서, 게이트 배선(22, 24, 26)은 Al(Al합금)으로 구성된 단일층, 또는 Al(Al 합금)과 Mo(Mo 합금)이 적층된 이중층 등이 사용될 수 있다.
다음, 도 3b에 도시한 바와 같이, 질화 규소 등으로 이루어진 게이트 절연막(30), 반도체층용 비정질 규소층(미도시), 도핑된 비정질 규소층의 삼층막을 연속하여 적층하고, 반도체층용 비정질 규소층, 도핑된 비정질 규소층을 사진 식각하여 게이트 전극(26) 상부의 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 도핑된 비정질 규소층 패턴(50)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 상기 결과물 상에, 데이터 금속층(미도시)을 적층하고 마스크를 이용한 사진 식각으로 패터닝하여, 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터선 끝단(68) 및 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선(62, 65, 66, 68)을 형성한다.
이어, 데이터 배선(62, 65, 66, 68)에 의해 노출된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리된 저항성 접촉층 패턴(Ohmic contact layer)(55, 56)을 형성하는 한편, 양쪽의 저항성 접촉층 패턴(55, 56) 사이의 반도체층(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다.
다음으로, 도 3d에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하 여 보호막(70)을 형성한다.
이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트선의 끝 부분(24), 드레인 전극(66) 및 데이터선의 끝 부분(68)을 드러내는 접촉구멍(74, 76, 78)을 형성한다. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있다.
다음, 도 1 및 3에 도시한 바와 같이, ITO막 또는 IZO막을 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트선 끝단(24) 및 데이터선 끝단(68)과 각각 연결되는 보조 게이트선 끝단(86) 및 보조 데이터선 끝단(88)을 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. 이는 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
이하, 도 4를 참고로 하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. 도 4는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 박막 트랜지스터 표시판은, 도 4에 나타낸 바와 같이, 도 1의 제1 실시예의 박막 트랜지스터 표시판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 4에 도시된 본 실시예의 박막 트랜지스터 표시판에서, 드레인 전극 (664)과 소스 전극(654)의 위치가 서로 바뀌어 있다. 따라서, 본 실시예의 드레인 전극(664)도 게이트 전극(26)을 완전히 가로지르도록 형성되어 있으므로, 제1 실시예의 박막 트랜지스터 표시판과 동일한 작용 및 효과를 얻을 수 있다.
이하, 도 5를 참고로 하여 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. 도 5는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 박막 트랜지스터 표시판은, 도 5에 나타낸 바와 같이, 도 1의 제1 실시예의 박막 트랜지스터 표시판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 5에 도시된 본 실시예의 박막 트랜지스터 표시판에서, 소스 전극(655)은 드레인 전극(665)을 향하여 하나 이상의 가지(655a, 655b)로 뻗은 구조를 가지고 있다. 본 실시예의 드레인 전극(665)도 게이트 전극(26)을 완전히 가로지르도록 형성되어 있으므로, 제1 실시예의 박막 트랜지스터 표시판과 동일한 작용 및 효과를 얻을 수 있다. 또한, 소스 전극(655)과 드레인 전극(665) 간의 대향하는 면적이 넓으므로 채널이 넓게 형성되어 빠른 신호 처리를 구현할 수 있다.
이하, 도 6을 참고로 하여 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. 도 6은 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 실시예의 박막 트랜지스터 표시판은, 도 6에 나타낸 바와 같이, 도 1의 제1 실시예의 박막 트랜지스터 표시판과 다음을 제외하고는 기본적으로 동일한 구조를 갖는다.
즉, 도 6에 도시된 본 실시예의 박막 트랜지스터 표시판에서, 반도체층(40) 위에서 소스 전극(656)과 드레인 전극(666)이 서로 대향하는 부분은 데이터선(62)과 나란히 형성되어 있다. 나아가, 소스 전극(656)은 데이터선(62)으로부터 연장되어 드레인 전극(666)과 대향하는 부분에서 절곡된 구조를 가진다. 본 실시예의 드레인 전극(666)도 게이트 전극(26)을 완전히 가로지르도록 형성되어 있으므로, 제1 실시예의 박막 트랜지스터 표시판과 동일한 작용 및 효과를 얻을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 표시판에 의하면, 각 박막 트랜지스터 셀 마다 기생 용량을 동일한 수준으로 유지하여 플러커 현상을 방지하고, 박막 트랜지스터 표시판 전체의 화질을 우수하게 구현할 수 있다. 또한, 셀마다의 기생 용량을 동일하게 유지하기 위해 별도의 복잡한 배선 패턴이 필요하지 않으므로, 개구율이 높여 화소의 투과율이 증가되므로 고품질의 박막 트랜지스터 표시판을 제공할 수 있다.

Claims (7)

  1. 절연 기판 위에 형성된 게이트 전극을 가지는 게이트선;
    상기 게이트선 위에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 반도체층;
    상기 게이트선과 교차하고, 상기 반도체층과 적어도 일부분이 중첩되는 소스 전극을 가지는 데이터선;
    상기 게이트 전극을 중심으로 상기 소스 전극과 대향하며 상기 반도체층과 적어도 일부분이 중첩되고, 상기 게이트 전극을 완전히 가로지르는 드레인 전극; 및
    상기 결과물 상에 절연되어 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 박막 트랜지스터 표시판.
  2. 제 1 항에 있어서,
    상기 반도체층 위에서 상기 소스 전극과 상기 드레인 전극이 서로 대향하는 부분은 나란히 형성된 박막 트랜지스터 표시판.
  3. 제 2 항에 있어서,
    상기 반도체층 위에서 상기 소스 전극과 상기 드레인 전극이 서로 대향하는 부분은 상기 게이트선과 나란히 형성된 박막 트랜지스터 표시판.
  4. 제 3 항에 있어서,
    상기 소스 전극은 상기 드레인 전극을 향하여 하나 이상의 가지로 뻗은 구조를 가지는 박막 트랜지스터 표시판.
  5. 제 2 항에 있어서,
    상기 반도체층 위에서 상기 소스 전극과 상기 드레인 전극이 서로 대향하는 부분은 상기 데이터선과 나란히 형성된 박막 트랜지스터 표시판.
  6. 제 5 항에 있어서,
    상기 소스 전극은 상기 데이터선으로부터 연장되어 상기 드레인 전극과 대향하는 부분에서 절곡된 구조를 가지는 박막 트랜지스터 표시판.
  7. 제 1 항에 있어서,
    상기 드레인 전극의 양단은 상기 게이트 전극과 중첩되지 않는 박막 트랜지스터 표시판.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9543333B2 (en) 2014-09-15 2017-01-10 Samsung Display Co., Ltd. Display apparatus
US9799740B2 (en) 2015-06-25 2017-10-24 Samsung Display Co., Ltd. Thin film transistor and thin film transistor substrate including the same

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