KR20060098075A - 박막트랜지스터 기판 및 그 제조방법 - Google Patents

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KR20060098075A
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장창재
박재덕
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명은 신호라인 및 신호패드의 전식 및 부식을 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 기판은 신호라인과 접속되며 무기막 상에 형성된 제1 신호 패드 전극과; 상기 제1 신호 패드 전극을 덮도록 형성된 유기보호막과; 상기 유기보호막을 관통하여 상기 제1 신호 패드 전극 및 상기 무기막을 노출시키는 제1 패드 콘택홀과; 상기 제1 패드 콘택홀을 통해 상기 제1 신호 패드 전극 및 상기 무기막과 접속되도록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극을 구비하며, 상기 제1 신호 패드 전극은 상기 제1 패드 콘택홀 내에 상기 콘택홀보다 작은 폭으로 형성되는 것을 특징으로 한다.

Description

박막트랜지스터 기판 및 그 제조방법{Thin Film Transistor Substrate And Method Of Fabricating The Same}
도 1은 종래 액정 표시 패널을 나타내는 사시도이다.
도 2는 도 1에 도시된 신호라인과 접속되는 신호 패드를 나타내는 평면도 및 단면도이다.
도 3은 도 2에 도시된 신호 패드 상부 전극의 핀 홀 현상을 설명하기 위한 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 5는 도 4에서 선 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 도 4 및 도 5에 도시된 액티브층 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 도 4 및 도 5에 도시된 제1 도전 패턴군 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b는 도 4 및 도 5에 도시된 소스 콘택홀, 드레인 콘택홀, 제1 게이트 콘택홀 및 제1 데이터 콘택홀 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b는 도 4 및 도 5에 도시된 제2 도전 패턴군 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b는 도 4 및 도 5에 도시된 화소 콘택홀, 제2 게이트 콘택홀 및 제2 데이터 콘택홀 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b는 도 4 및 도 5에 도시된 제3 도전 패턴군 형성 공정을 설명하기 위한 평면도 및 단면도이다.
도 12는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 13a 및 도 13b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판의 패드를 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1,11,101 : 기판 2,102 : 게이트라인
4,104 : 데이터라인 12 : 컬러필터
14 : 공통전극 16 : 액정
18 : 블랙 매트릭스 22 : 화소전극
24,118,148 : 유기보호막 30,130 : 박막트랜지스터
70 : 박막트랜지스터 기판 80 : 컬러필터 기판
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 액티브층 116 : 버퍼막
120,124,146,148,158,168 : 콘택홀 122 : 화소전극
126 : 층간절연막 132 : 스토리지라인
134 : 스토리지전극 136 : 스토리지캐패시터
150 : 게이트 패드 152 : 게이트 패드 하부 전극
154 : 게이트 패드 중간 전극 156 : 게이트 패드 상부 전극
160 : 데이터 패드 152 : 데이터 패드 하부 전극
154 : 데이터 패드 중간 전극 156 : 데이터 패드 상부 전극
본 발명은 박막트랜지스터 기판 및 그 제조방법에 관한 것으로, 특히 신호 라인 및 신호 패드의 전식 및 부식을 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널과, 그 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.
이러한 액정 표시 패널은 도 1에 도시된 바와 같이 액정을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.
칼라 필터 기판(80)은 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼러 구현을 위한 칼러 필터(12), 화소 전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막으로 구성된다.
박막 트랜지스터 기판(70)은 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2,4)의 교차부에 형성된 박막트랜지스터(30)와, 박막트랜지스터(30)와 접속된 화소 전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막으로 구성된다.
종래 박막 트랜지스터 기판(70)은 도 2에 도시된 바와 같이 게이트라인(2) 및 데이터라인(4) 중 적어도 어느 하나의 신호라인에 구동신호를 공급하기 위한 신호 패드(40)를 더 구비한다.
신호 패드(40)는 신호라인과 접속된 신호 패드 하부 전극(42)과, 보호막(또는 게이트 절연막/보호막)(48)을 관통하여 신호 패드 하부 전극(42)을 노출시키는 콘택홀(44)과, 그 콘택홀(44)을 통해 신호 패드 하부 전극(42)과 접속되며 전식 및 부식에 강한 투명 도전성 물질로 형성된 신호 패드 상부 전극(46)을 구비한다.
여기서, 보호막(48)은 개구율을 향상시키기 위해 유기 절연 물질로 형성된다. 이 유기 절연 물질로 이루어진 유기 보호막(48)은 무기 절연 물질로 이루어진 무기 보호막에 비해 열과 습기에 약하다.
이 때, 신호 패드 하부 전극(42)이 유기보호막(48)을 사이에 두고 신호 패드 상부 전극(46)과 중첩되지 못하는 경우, 유기보호막(48)을 경유하여 외부로부터 유 입되는 습기에 의해 신호 패드 하부 전극(42)은 전식 및 부식이 되기 쉽다. 더욱이 전식 및 부식은 확산되어 신호 패드 하부 전극(42)과 접속된 신호라인도 전식 및 부식 되는 문제점이 있다.
또한, 신호 패드 상부 전극(46)을 이루는 투명 도전막의 증착공정, 패터닝공정(노광, 현상 및 식각공정)의 불량에 의해 도 3에 도시된 바와 같이 신호 패드 상부 전극(46)에 핀 홀(Pin hole ; PH)이 형성되는 경우가 종종 발생된다. 이 핀 홀(PH) 현상에 의해 신호 패드 하부 전극(46)이 노출되어 핀 홀(PH)을 통해 외부의 습기 등이 침투되어 신호 패드 하부 전극(42)이 부식되는 문제점이 있다.
따라서, 본 발명의 목적은 신호 패드 및 신호라인의 전식 및 부식을 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 신호라인과 접속되며 무기막 상에 형성된 제1 신호 패드 전극과; 상기 제1 신호 패드 전극을 덮도록 형성된 유기보호막과; 상기 유기보호막을 관통하여 상기 제1 신호 패드 전극 및 상기 무기막을 노출시키는 제1 패드 콘택홀과; 상기 제1 패드 콘택홀을 통해 상기 제1 신호 패드 전극 및 상기 무기막과 접속되도록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극을 구비하며, 상기 제1 신호 패드 전극은 상기 제1 패드 콘택홀 내에 상기 콘택홀보다 작은 폭으로 형성되는 것을 특징으로 한다.
상기 박막트랜지스터 기판은 상기 유기보호막 상에 형성되는 화소전극과; 상기 화소전극과 접속되며 상기 유기보호막에 의해 보호되는 박막트랜지스터를 추가로 구비하는 것을 특징으로 한다.
상기 신호라인은 상기 박막트랜지스터의 게이트전극과 접속된 게이트라인이며, 상기 게이트라인과 접속된 제3 신호 패드 전극과; 상기 제1 및 제3 신호 패드 전극 사이에 형성된 층간 절연막과; 상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 추가로 구비하는 것을 특징으로 한다.
상기 신호라인은 상기 박막트랜지스터의 소스 전극과 접속된 데이터라인이며, 상기 데이터라인과 접속된 제3 신호 패드 전극과; 상기 제1 및 제3 신호 패드 전극 사이에 형성된 층간 절연막과; 상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 추가로 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 기판은 상기 데이터라인과 상기 제3 신호 패드 전극을 접속시키기 위한 콘택부를 추가로 구비하며, 상기 콘택부는 상기 제3 신호 패드 전극으로부터 신장된 데이터 링크와; 상기 데이터 링크를 덮도록 형성된 게이트 절연막을 노출시키는 링크 콘택홀을 포함하는 것을 특징으로 한다.
상기 제1 패드 콘택홀을 통해 노출된 상기 제1 신호 패드 전극의 에지와 상기 유기보호막의 에지 간의 이격거리가 가까울수록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극의 면적은 넓어지는 것을 특징으로 한다.
상기 박막트랜지스터는 폴리 실리콘형 박막트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 신호라인과 접속되는 제1 신호 패드 전극을 무기막 상에 형성하는 단계와; 상기 제1 신호 패드 전극을 덮도록 유기보호막을 형성하는 단계와; 상기 유기보호막을 관통하여 상기 제1 신호 패드 전극 및 상기 무기막을 노출시키는 제1 패드 콘택홀을 형성하는 단계와; 상기 제1 패드 콘택홀을 통해 상기 제1 신호 패드 전극 및 상기 무기막과 접속되도록 상기 유기보호막 상에 제2 신호 패드 전극을 형성하는 단계를 포함하며, 상기 제1 신호 패드 전극은 상기 제1 패드 콘택홀 내에 상기 콘택홀보다 작은 폭으로 형성되는 것을 특징으로 한다.
상기 박막트랜지스터 기판의 제조방법은 상기 유기보호막 하부에 박막트랜지스터를 형성하는 단계와; 상기 유기보호막 상에 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 신호라인은 상기 박막트랜지스터의 게이트전극과 접속된 게이트라인이며, 상기 게이트라인과 접속된 제3 신호 패드 전극을 형성하는 단계와; 상기 제1 및 제3 신호 패드 전극 사이에 층간 절연막을 형성하는 단계와; 상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 신호라인은 상기 박막트랜지스터의 소스 전극과 접속된 데이터라인이며, 상기 데이터라인과 접속된 제3 신호 패드 전극을 형성하는 단계와; 상기 제1 및 제3 신호 패드 전극 사이에 층간 절연막을 형성하는 단계와; 상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 기판의 제조방법은 상기 데이터라인과 상기 제3 신호 패드 전극을 접속시키기 위한 콘택부를 형성하는 단계를 추가로 포함하며, 상기 콘택부를 형성하는 단계는 상기 제3 신호 패드 전극으로부터 신장된 데이터 링크를 형성하는 단계와; 상기 데이터 링크를 덮도록 형성된 게이트 절연막을 노출시키는 링크 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 패드 콘택홀을 통해 노출된 상기 제1 신호 패드 전극의 에지와 상기 유기보호막의 에지 간의 이격거리가 가까울수록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극의 면적은 넓어지는 것을 특징으로 한다.
상기 박막트랜지스터를 형성하는 단계는 기판 상에 폴리 실리콘형 액티브층을 형성하는 단계와; 상기 액티브층을 덮도록 형성된 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되며 상기 게이트 전극을 덮도록 형성된 층간 절연막 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발 명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 13b를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 제1 실시 예에 따른 액정 표시 패널의 박막트랜지스터 기판을 나타내는 평면도이며, 도 5는 도 4에서 선 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'를 따라 절취한 액정 표시 패널의 박막트랜지스터 기판을 나타내는 단면도이다.
도 4 및 도 5에 도시된 박막트랜지스터 어레이 기판은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT(130)와, TFT(130)와 접속된 화소 전극(122)과, 화소 전극(122)의 충전된 전압변동을 방지하기 위한 스토리지 캐패시터(136)를 구비한다. TFT(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
TFT(130)는 화소 전극(122)에 비디오 신호를 충전한다. 이를 위하여, TFT(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극, 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)에 의해 소스 전극 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)를 구비한다.
액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 형성된다. 게이트 라인(102)과 접속된 게이트 전극(106)은 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 데이터 라인(104) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 데이터 라인(104)에 포함된 소스 전극(108)과, 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.
스토리지 캐패시터(136)는 화소 전극(122)에 충전된 비디오 신호가 안정적으로 유지되게 한다. 이를 위하여, 스토리지 캐패시터(136)는 화소 전극(122)을 가로지르는 스토리지 라인(132)과, 화소전극(122)과 접속된 드레인 전극(110)으로부터 신장된 스토리지전극(134)이 층간 절연막(126)을 사이에 두고 중첩되어 형성된다.
게이트 라인(102)은 게이트 패드(150)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트 라인(102)과 접속된 게이트 패드 하부 전극(152)과, 그 게이트 패드 하부 전극(152)과 층간 절연막(126)을 관통하는 제1 게이트 콘택홀(158)을 통해 접속된 게이트 패드 중간 전극(154)과, 그 게이트 패드 중간 전극(154)과 유기보호막(118)을 관통하는 제2 게이트 콘택홀(148)을 통해 접속된 게이트 패드 상부 전극(156)으로 구성된다.
게이트 패드 중간 전극(154)은 상대적으로 높은 저항값을 가지는 투명 도전성 물질로 형성되는 게이트 패드 상부 전극(156)의 저항성분을 보상하기 위해 상대 적으로 전도도가 높은 소스/드레인 금속으로 형성된다. 이 게이트 패드 중간 전극(154)은 제2 게이트 콘택홀(148) 내에 제2 게이트 콘택홀(148)보다 작은 폭으로 형성된다. 이에 따라, 제2 게이트 콘택홀(148)을 통해 게이트 패드 중간 전극(154)의 전면 및 측면과 층간 절연막(126)이 노출된다. 이 때, 게이트 패드 중간 전극(154)은 게이트 패드 상부 전극(156)과의 접촉저항에 의한 불량 현상이 발생하지 않을 정도의 폭을 가지도록 형성된다.
게이트 패드 상부 전극(156)은 제2 게이트 콘택홀(148)을 통해 노출된 게이트 패드 중간 전극(154)의 전면 및 측면과 층간 절연막(126)을 덮도록 형성된다. 이에 따라, 외부로부터 유입되는 수분이 게이트 패드 상부 전극(156)에 의해 차단됨과 아울러 제2 게이트 콘택홀(148)을 통해 노출된 층간 절연막(126)에 의해 게이트 패드 중간 전극(154)의 에지와 유기보호막(118)의 에지 사이의 거리가 멀어져 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 게이트 패드 중간 전극(154), 게이트 패드 하부 전극(152) 및 게이트 라인(102)의 부식 및 전식이 방지된다.
또한, 게이트 패드 상부 전극(156)은 제2 게이트 콘택홀(148)보다 작은 폭을 가지는 게이트 패드 중간 전극(154)과의 접촉면적이 상대적으로 줄어든다. 이에 따라, 게이트 패드 상부 전극(156)에 핀 홀 현상의 발생되더라도 게이트 패드 중간 전극(154)의 부식 발생 확률은 종래보다 줄어든다.
데이터 라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터 라인(104)과 접속된 데이터 패드 하 부 전극(162)과, 그 데이터 패드 하부 전극(162)과 층간 절연막(126)을 관통하는 제1 데이터 콘택홀(168)을 통해 접속된 데이터 패드 중간 전극(164)과, 그 데이터 패드 중간 전극(164)과 유기보호막(118)을 관통하는 제2 데이터 콘택홀(146)을 통해 접속된 데이터 패드 상부 전극(166)으로 구성된다.
데이터 패드 중간 전극(164)은 상대적으로 높은 저항값을 가지는 투명 도전성 물질로 형성되는 데이터 패드 상부 전극(166)의 저항성분을 보상하기 위해 상대적으로 전도도가 높은 소스/드레인 금속으로 형성된다. 이 데이터 패드 중간 전극(164)은 제2 데이터 콘택홀(146) 내에 제2 데이터 콘택홀(146)보다 작은 폭으로 형성된다. 이에 따라, 제2 데이터 콘택홀(146)을 통해 데이터 패드 중간 전극(164)의 전면 및 측면과 층간 절연막(126)이 노출된다. 이 때, 데이터 패드 중간 전극(164)은 데이터 패드 상부 전극(166)과의 접촉저항에 의한 불량 현상이 발생하지 않을 정도의 폭을 가지도록 형성된다.
데이터 패드 상부 전극(166)은 제2 데이터 콘택홀(146)을 통해 노출된 데이터 패드 중간 전극(164)의 전면 및 측면과 층간 절연막(126)을 덮도록 형성된다. 이에 따라, 외부로부터 유입되는 수분이 데이터 패드 상부 전극(166)에 의해 차단됨과 아울러 제2 데이터 콘택홀(146)을 통해 노출된 층간 절연막(126)에 의해 데이터 패드 중간 전극(164)의 에지와 유기보호막(118)의 에지 사이의 거리가 멀어져 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 데이터 패드 중간 전극(164), 데이터 패드 하부 전극(162) 및 데이터라인(104)의 부식 및 전식이 방지된다.
또한, 데이터 패드 상부 전극(166)은 제2 데이터 콘택홀(146)보다 작은 폭을 가지는 데이터 패드 중간 전극(164)과의 접촉면적이 상대적으로 줄어든다. 이에 따라, 데이터 패드 상부 전극(166)에 핀 홀 현상의 발생되더라도 데이터 패드 중간 전극(164)의 부식 발생 확률은 종래보다 줄어든다.
한편, 데이터 패드 하부 전극(162)과 접속된 데이터 링크(142)와, 그 데이터링크(142)와 다른 평면 상에 위치하는 데이터라인(104)이 링크콘택홀(144)을 통해 접속됨으로써 데이터 패드 하부 전극(162)과 데이터라인(104)이 전기적으로 접속된다. 링크 콘택홀(144)은 층간 절연막(126)을 관통하여 데이터 링크(142)를 노출시킨다. 이 때, 링크 콘택홀(144)은 실링재(도시하지 않음) 안쪽의 액티브 영역 내에 위치한다.
이러한 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판은 도 6a 내지 도 11b에 도시된 바와 같은 제조 공정으로 형성된다.
도 6a 및 도 6b를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 액티브층(114)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(116)이 상에 아몰퍼스-실리콘을 증착한 후 레이저로 결정화하여 폴리-실리콘이 되게 한 다음, 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 7a 및 도 7b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106), 게이트 라인(102), 게이트 패드 하부 전극(152), 스토리지 라인(132) 및 데이터 패드 하부 전극(162)을 포함하는 제1 도전패턴군이 형성된다.
게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
게이트 전극(106), 게이트 라인(102), 게이트 패드 하부 전극(152), 스토리지 라인(132) 및 데이터 패드 하부 전극(162)은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n+ 불순물을 주입하여 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이러한 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다.
도 8a 및 도 8b를 참조하면, 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 소스 콘택홀(124S), 드레인 콘택홀(124D), 제1 게이트 콘택홀(158) 및 제1 데이터 콘택홀(168)이 형성된다.
층간 절연막(126)은 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(126) 및 게이트 절연막(112)을 관통하여 소스 콘택홀(124S), 드레인 콘택홀(124D), 제1 게이트 콘택홀(158) 및 제1 데이터 콘택홀(168)이 형성된다. 소스 콘택홀(124S)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하여 액티브층(114)의 소스 영역(114S)을 노출시키며, 드레인 콘택홀(124D)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하여 액티브층(114)의 드레인 영역(114D)을 노출시키며, 제1 게이트 콘택홀(158)은 층간 절연막(126)을 관통하여 게이트 패드 하부 전극(152)을 노출시키며, 제1 데이터 콘택홀(168)은 층간 절연막(126)을 관통하여 데이터 패드 하부 전극(162)을 노출시킨다.
도 9a 및 도 9b를 참조하면, 층간 절연막(126) 상에 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 스토리지 전극(134), 데이터 링크(142), 데이터 패드 중간 전극(164) 및 게이트 패드 중간 전극(154)을 포함하는 제2 도전패턴군이 형성된다.
데이터 라인(104), 소스 전극(108), 드레인 전극(110), 스토리지 전극(134), 데이터 링크(142), 데이터 패드 중간 전극(164) 및 게이트 패드 중간 전극(154)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 콘택홀(124S, 124D) 각각을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 데이터 패드 중간 전극(164) 및 게이트 패드 중간 전극(154)은 제1 데이터 및 제1 게이트 콘택홀 (168,158) 각각을 통해 데이터 패드 하부 전극(162) 및 게이트 패드 하부 전극(152) 각각과 접속된다.
도 10a 및 도 10b를 참조하면, 제2 도전패턴군이 형성된 층간 절연막(126) 상에 유기보호막(118)이 형성되고, 그 유기보호막(118)을 관통하는 화소 콘택홀(120), 제2 게이트 콘택홀(148) 및 제2 데이터 콘택홀(146)이 형성된다.
유기보호막(118)은 제2 도전패턴군이 형성된 층간 절연막(126) 상에 유기 절연 물질이 전면 증착되어 형성된다. 유기보호막(118)으로는 포토 아크릴, BCB 등의 유기 절연 물질이 이용된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 유기보호막(118)을 관통하는 화소 콘택홀(120), 제2 게이트 콘택홀(148) 및 제2 데이터 콘택홀(146)이 형성된다. 화소 콘택홀(120)은 유기보호막(118)을 관통하여 TFT(130)의 드레인 전극(110)을 노출시키며, 제2 게이트 콘택홀(148)은 유기보호막(118)을 관통하여 게이트 패드 중간 전극(154)을 노출시키며, 제2 데이터 콘택홀(146)은 유기보호막(118)을 관통하여 데이터 패드 중간 전극(164)을 노출시킨다.
도 11a 및 도 11b를 참조하면, 유기보호막(118) 상에 화소 전극(122), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)을 포함하는 제3 도전패턴군이 형성된다.
화소 전극(122), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)은 보호막(118) 상에 투명 도전 물질을 증착한 후, 그 투명 도전 물질을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 이러한 화소 전극(122) 은 화소 콘택홀(120)을 통해 TFT(130)의 드레인 전극(110)과 접속된다. 게이트 패드 상부 전극(156)은 제2 게이트 콘택홀(148)을 통해 게이트 패드 중간 전극(154)과 접속된다. 데이터 패드 상부 전극(166)은 제2 데이터 콘택홀(146)을 통해 데이터 패드 중간 전극(164)과 접속된다.
도 12는 본 발명의 제2 실시 예에 박막트랜지스터 기판을 나타내는 단면도이다.
도 12에 도시된 박막트랜지스터 기판은 도 5에 도시된 박막트랜지스터 기판과 대비하여 콘택홀의 폭이 좁고 패드 상부 전극의 그에 대응하여 폭이 넓어진 것을 제어하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
제2 게이트 콘택홀(148)은 게이트 패드 중간 전극(154)보다 넓은 폭으로 게이트 패드 중간 전극(154)을 노출시킴과 아울러 게이트 패드 중간 전극(154)과 인접한 층간 절연막(126)을 노출시킨다. 이 때, 제2 게이트 콘택홀(148)은 도 5에 도시된 제2 게이트 콘택홀보다 폭이 좁게 형성된다(W11>W21). 이에 대응하여 제2 게이트 콘택홀(148)을 가지는 유기보호막(118) 상에 형성되는 게이트 패드 상부 전극(156)은 도 5에 도시된 게이트 패드 상부 전극보다 유기보호막(118) 상에 형성되는 폭이 넓어진다(W12<W22). 이에 따라, 게이트 패드 중간 전극(154)의 에지와 게이트 패드 상부 전극(156)의 에지 간의 거리가 멀어져 유기보호막(118)을 통한 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 게이트 패드 중간 전극(154), 게이트 패드 하부 전극(152) 및 게이트 라인(102)의 부식 및 전식이 방지된다.
제2 데이터 콘택홀(146)은 데이터 패드 중간 전극(164)보다 넓은 폭으로 데이터 패드 중간 전극(164)을 노출시킴과 아울러 데이터 패드 중간 전극(164)과 인접한 층간 절연막(126)을 노출시킨다. 이 때, 제2 데이터 콘택홀(146)은 도 5에 도시된 제2 데이터 콘택홀보다 폭이 좁게 형성된다(W11>W21). 이에 대응하여 제2 데이터 콘택홀(146)을 가지는 유기보호막(118) 상에 형성되는 데이터 패드 상부 전극(166)은 도 5에 도시된 데이터 패드 상부 전극보다 유기보호막(118) 상에 형성되는 폭이 넓어진다(W12<W22). 이에 따라, 데이터 패드 중간 전극(164)의 에지와 데이터 패드 상부 전극(166)의 에지 간의 거리가 멀어져 유기보호막(118)을 통한 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 데이터 패드 중간 전극(164), 데이터 패드 하부 전극(162) 및 데이터 라인(104)의 부식 및 전식이 방지된다.
이와 같이, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판은 제2 게이트 콘택홀(148) 및 제2 데이터 콘택홀(146) 각각을 통해 노출된 게이트 패드 중간 전극(154) 및 데이터 패드 중간 전극(164)의 에지와 유기보호막(118)의 에지 사이의 이격거리가 가까울수록 유기보호막(118) 상에 형성되는 게이트 패드 상부 전극(156) 및 데이터 패드 상부 전극(166)의 면적이 넓어진다.
도 13a 및 도 13b는 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.
도 13a 및 도 13b에 도시된 박막트랜지스터 기판은 도 5에 도시된 박막트랜 지스터 기판과 대비하여 게이트 패드 및 데이터 패드를 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 13a에 도시된 데이터 패드(160)는 데이터 패드 중간 전극(164)과 데이터 패드 상부 전극(166)으로 구성된다.
데이터 패드 중간 전극(164)은 데이터라인(104)과 동일 평면 상에 동일 금속으로 형성되어 데이터라인(104)과 접속된다. 이 데이터 패드 중간 전극(164)은 데이터 콘택홀(146) 내에 데이터 콘택홀(146)보다 좁은 폭으로 형성된다.
데이터 패드 상부 전극(166)은 데이터 콘택홀(146)을 통해 노출된 데이터 패드 중간 전극(164) 및 층간 절연막(126)과 접속된다. 이에 따라, 외부로부터 유입되는 수분이 데이터 패드 상부 전극(166)에 의해 차단됨과 아울러 데이터 콘택홀(146)을 통해 노출된 층간 절연막(126)에 의해 데이터 패드 중간 전극(164)의 에지와 유기보호막(118)의 에지 사이의 거리가 멀어져 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 데이터 패드 중간 전극(164) 및 데이터라인(104)의 부식 및 전식이 방지된다.
또한, 데이터 패드 상부 전극(166)은 데이터 콘택홀(146)보다 작은 폭을 가지는 데이터 패드 중간 전극(164)과의 접촉면적이 상대적으로 줄어든다. 이에 따라, 데이터 패드 상부 전극(166)에 핀 홀 현상의 발생되더라도 데이터 패드 중간 전극(164)의 부식 발생 확률은 종래보다 줄어든다.
도 13b에 도시된 게이트 패드(150)는 게이트 패드 하부 전극(152)과 게이트 패드 상부 전극(156)으로 구성된다.
게이트 패드 하부 전극(152)은 게이트 라인(102)과 동일 평면 상에 동일 금속으로 형성되어 게이트 라인(102)과 접속된다. 이 게이트 패드 하부 전극(152)은 게이트 절연막(112) 및 층간 절연막(126)을 관통하는 게이트 콘택홀(148) 내에 게이트 콘택홀(148)보다 좁은 폭으로 형성된다.
게이트 패드 상부 전극(156)은 게이트 콘택홀(148)을 통해 노출된 게이트 패드 하부 전극(152) 및 기판(101)과 접속된다. 이에 따라, 외부로부터 유입되는 수분이 게이트 패드 상부 전극(156)에 의해 차단됨과 아울러 게이트 콘택홀(148)을 통해 노출된 층간 절연막(126)에 의해 게이트 패드 하부 전극(152)의 에지와 유기보호막(118)의 에지 사이의 거리가 멀어져 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 게이트 패드 하부 전극(152) 및 게이트 라인(102)의 부식 및 전식이 방지된다.
또한, 게이트 패드 상부 전극(156)은 게이트 콘택홀(148)보다 작은 폭을 가지는 게이트 패드 하부 전극(152)과의 접촉면적이 상대적으로 줄어든다. 이에 따라, 게이트 패드 상부 전극(156)에 핀 홀 현상의 발생되더라도 게이트 패드 하부 전극(152)의 부식 발생 확률은 종래보다 줄어든다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 기판 및 제조 방법은 신호라인과 접속된 제1 패드 전극이 패드 콘택홀 내에 패드 콘택홀보다 좁은 폭으로 형성된다. 이에 따라, 패드 콘택홀을 통해 제2 패드 전극이 제1 패드 전극과 접속된다. 이에 따라, 외부로부터 유입되는 수분이 제2 패드 전극에 의해 차단됨과 아울러 패드 콘택홀을 통해 노출된 무기막(예를 들어 층간절연막 및 기판)에 의해 제1 패드 전극의 에지와 유기보호막의 에지 사이의 거리가 멀어져 수분의 침투 경로가 멀어진다. 이로 인해, 외부로부터 유입되는 수분에 의한 패드 전극 및 신호라인의 부식 및 전식이 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 신호라인과 접속되며 무기막 상에 형성된 제1 신호 패드 전극과;
    상기 제1 신호 패드 전극을 덮도록 형성된 유기보호막과;
    상기 유기보호막을 관통하여 상기 제1 신호 패드 전극 및 상기 무기막을 노출시키는 제1 패드 콘택홀과;
    상기 제1 패드 콘택홀을 통해 상기 제1 신호 패드 전극 및 상기 무기막과 접속되도록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극을 구비하며,
    상기 제1 신호 패드 전극은 상기 제1 패드 콘택홀 내에 상기 콘택홀보다 작은 폭으로 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 유기보호막 상에 형성되는 화소전극과;
    상기 화소전극과 접속되며 상기 유기보호막에 의해 보호되는 박막트랜지스터를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 신호라인은 상기 박막트랜지스터의 게이트전극과 접속된 게이트라인이며,
    상기 게이트라인과 접속된 제3 신호 패드 전극과;
    상기 제1 및 제3 신호 패드 전극 사이에 형성된 층간 절연막과;
    상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 2 항에 있어서,
    상기 신호라인은 상기 박막트랜지스터의 소스 전극과 접속된 데이터라인이며,
    상기 데이터라인과 접속된 제3 신호 패드 전극과;
    상기 제1 및 제3 신호 패드 전극 사이에 형성된 층간 절연막과;
    상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 데이터라인과 상기 제3 신호 패드 전극을 접속시키기 위한 콘택부를 추가로 구비하며,
    상기 콘택부는
    상기 제3 신호 패드 전극으로부터 신장된 데이터 링크와;
    상기 데이터 링크를 덮도록 형성된 게이트 절연막을 노출시키는 링크 콘택홀 을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 제1 패드 콘택홀을 통해 노출된 상기 제1 신호 패드 전극의 에지와 상기 유기보호막의 에지 간의 이격거리가 가까울수록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극의 면적은 넓어지는 것을 특징으로 하는 박막트랜지스터 기판.
  7. 제 2 항에 있어서,
    상기 박막트랜지스터는 폴리 실리콘형 박막트랜지스터인 것을 특징으로 하는 박막트랜지스터 기판.
  8. 신호라인과 접속되는 제1 신호 패드 전극을 무기막 상에 형성하는 단계와;
    상기 제1 신호 패드 전극을 덮도록 유기보호막을 형성하는 단계와;
    상기 유기보호막을 관통하여 상기 제1 신호 패드 전극 및 상기 무기막을 노출시키는 제1 패드 콘택홀을 형성하는 단계와;
    상기 제1 패드 콘택홀을 통해 상기 제1 신호 패드 전극 및 상기 무기막과 접속되도록 상기 유기보호막 상에 제2 신호 패드 전극을 형성하는 단계를 포함하며,
    상기 제1 신호 패드 전극은 상기 제1 패드 콘택홀 내에 상기 콘택홀보다 작은 폭으로 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 유기보호막 하부에 박막트랜지스터를 형성하는 단계와;
    상기 유기보호막 상에 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 신호라인은 상기 박막트랜지스터의 게이트전극과 접속된 게이트라인이며,
    상기 게이트라인과 접속된 제3 신호 패드 전극을 형성하는 단계와;
    상기 제1 및 제3 신호 패드 전극 사이에 층간 절연막을 형성하는 단계와;
    상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  11. 제 9 항에 있어서,
    상기 신호라인은 상기 박막트랜지스터의 소스 전극과 접속된 데이터라인이며,
    상기 데이터라인과 접속된 제3 신호 패드 전극을 형성하는 단계와;
    상기 제1 및 제3 신호 패드 전극 사이에 층간 절연막을 형성하는 단계와;
    상기 제3 신호 패드 전극과 상기 제1 신호 패드 전극을 접속시키기 위해 상기 무기막인 층간 절연막을 관통하여 상기 제3 신호 패드 전극을 노출시키는 제2 패드 콘택홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 데이터라인과 상기 제3 신호 패드 전극을 접속시키기 위한 콘택부를 형성하는 단계를 추가로 포함하며,
    상기 콘택부를 형성하는 단계는
    상기 제3 신호 패드 전극으로부터 신장된 데이터 링크를 형성하는 단계와;
    상기 데이터 링크를 덮도록 형성된 게이트 절연막을 노출시키는 링크 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  13. 제 8 항에 있어서,
    상기 제1 패드 콘택홀을 통해 노출된 상기 제1 신호 패드 전극의 에지와 상기 유기보호막의 에지 간의 이격거리가 가까울수록 상기 유기보호막 상에 형성되는 제2 신호 패드 전극의 면적은 넓어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  14. 제 9 항에 있어서,
    상기 박막트랜지스터를 형성하는 단계는
    기판 상에 폴리 실리콘형 액티브층을 형성하는 단계와;
    상기 액티브층을 덮도록 형성된 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
    상기 액티브층의 소스 영역 및 드레인 영역 각각과 접속되며 상기 게이트 전극을 덮도록 형성된 층간 절연막 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
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