KR20060096674A - Test method for thin film transistor substrate - Google Patents

Abstract

TFT 기판의 테스트 방법이 제공된다. TFT 기판의 테스트 방법은 다수의 게이트 라인과 다수의 데이터 라인이 수직 교차하는 부분에 매트릭스 형태로 배열된 다수의 TFT를 포함하는 피테스트용 TFT 기판을 제공하는 단계, 서로 다른 전압 레벨을 갖는 제1 및/또는 제2 파워 클럭에 응답하여 다수의 TFT의 게이트를 소정 시간동안 전부 턴온하는 게이트 신호를 다수의 게이트 라인에 제공하고, 다수의 데이터 라인에 데이터 신호를 인가하는 단계를 포함한다.A test method for a TFT substrate is provided. A test method of a TFT substrate includes providing a TFT substrate for a test including a plurality of TFTs arranged in a matrix form at a portion where a plurality of gate lines and a plurality of data lines vertically intersect, a first having different voltage levels. And / or providing a gate signal to the plurality of gate lines to turn on the gates of the plurality of TFTs for a predetermined time in response to the second power clock, and applying a data signal to the plurality of data lines.

액정 표시 장치, TFT 기판, 충전 전압, 검출력 Liquid crystal display, TFT substrate, charging voltage, detection power

Description

티에프티 기판의 테스트 방법{Test method for thin film transistor substrate}Test method for thin film transistor substrate

도 1은 종래의 액정 표시 장치의 테스트 장치에 의해 차지(charge)된 TFT 기판을 전압 이미지 방법을 통해서 나타낸 도면이다.1 is a diagram illustrating a TFT substrate charged by a test apparatus of a conventional liquid crystal display device through a voltage imaging method.

도 2는 본 발명의 일 실시예에 따른 TFT 기판의 테스트 방법을 나타낸 순서도이다.2 is a flowchart illustrating a test method of a TFT substrate according to an embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 쉬프트 레지스터를 설명하기 위한 블록도이다. 3 is a block diagram illustrating a shift register according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 단위 스테이지의 등가 로직도이다.4 is an equivalent logic diagram of a unit stage according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다. 5 is a circuit diagram illustrating a unit stage of a shift register according to an exemplary embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 쉬프트 레지스터의 더미 단위 스테이지를 설명하기 위한 회로도이다.6 is a circuit diagram illustrating a dummy unit stage of a shift register according to an exemplary embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 테스트 장치를 이용하여, 시간에 따른 홀/짝 게이트 라인간의 전압 레벨을 시뮬레이션한 결과이다.FIG. 7 is a result of simulating voltage levels between odd / even gate lines over time using a test apparatus of a liquid crystal display according to an exemplary embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

1 : 쉬프트 레지스터 100 : 단위 스테이지1: shift register 100: unit stage

102 : 더미 단위 스테이지 110 : 풀업부102: dummy unit stage 110: pull-up unit

120 : 풀다운부 130 : 캐리어 신호 발생부120: pull-down unit 130: carrier signal generator

140 : 풀업 구동부 140: pull-up drive unit

본 발명은 TFT 기판의 테스트 방법에 관한 것이다.The present invention relates to a test method for a TFT substrate.

액정 표시 장치는 일반적으로 공통 전극과 컬러 필터(color filter) 등이 형성된 컬러 필터 기판과 박막 트랜지스터와 화소 전극 등이 형성된 TFT(Thin Film Transistor) 기판 사이에 위치한 유전율 이방성(dielectric anisotropy)을 가진 액정층을 포함한다. 액정 표시 장치는 화소 전극과 공통 전극 사이에 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현한다.In general, a liquid crystal display includes a liquid crystal layer having dielectric anisotropy positioned between a color filter substrate having a common electrode, a color filter, and the like, and a thin film transistor (TFT) substrate having a thin film transistor and a pixel electrode. It includes. The liquid crystal display forms an electric field between the pixel electrode and the common electrode to change the arrangement of the liquid crystal molecules, thereby controlling the light transmittance to represent an image.

최근에는 액정 표시 장치의 원가 절감 요구와 내로우 베젤(Narrow Bezel)의 시장 요구에 부응하기 위해 데이터 드라이버 IC나 게이트 드라이버 IC를 액정 패널에 집적화하려는 노력이 이루어지고 있다. 특히, 아몰퍼스 실리콘 액정 표시 장치에서도 폴리 실리콘 액정 표시 장치와 같이 액정 표시 패널의 유리 기판 상에 데이터 구동부 및 게이트 구동부를 형성하는 기술을 사용하고 있다.In recent years, efforts have been made to integrate data driver ICs or gate driver ICs in liquid crystal panels to meet the cost reduction requirements of liquid crystal display devices and the market demands of narrow bezels. In particular, an amorphous silicon liquid crystal display device uses a technique of forming a data driver and a gate driver on a glass substrate of a liquid crystal display panel like a polysilicon liquid crystal display device.

이러한 아몰퍼스 실리콘 액정 표시 장치는 다수 개의 공정 단계를 거쳐 제조되며, 각 공정 단계마다 반제품 또는 완성품의 품질을 판정하는 테스트가 진행된 다. 일반적으로 액정 표시 장치의 테스트는 크게 TFT 어레이(array) 테스트, 액정 패널 테스트, 모듈(module) 테스트 단계로 나눌 수 있다. 특히, TFT 어레이 테스트(array test)는 액정 패널을 형성하기 전에 TFT 기판을 테스트하는 것으로, 예를 들어, 다수의 게이트 라인과 데이터 라인에 수직 교차하는 부분에 형성된 다수의 TFT을 소정 시간동안 전부 턴온하여 불량 픽셀을 검출할 수 있다. The amorphous silicon liquid crystal display is manufactured through a plurality of process steps, and a test for determining the quality of a semi-finished product or a finished product is performed for each process step. In general, the test of the liquid crystal display may be divided into TFT array test, liquid crystal panel test, and module test step. In particular, the TFT array test is to test a TFT substrate before forming a liquid crystal panel, for example, turn on a plurality of TFTs formed at a portion perpendicular to the plurality of gate lines and data lines for a predetermined time. Bad pixels can be detected.

이 경우, 게이트 구동부를 동작시키기 위해 쇼팅바(shorting bar)를 이용하여 하이 레벨의 제1 파워 클럭(CKV), 제2 파워 클럭(CKVB), 스캔 개시 신호(STV) 등 다수의 입력 신호를 인가하여, 모든 데이터 라인의 전위를 높은 상태로 유지시킨다(high charge). 그런데, 입력 신호들이 로우 레벨이 되면, 홀/짝 게이트 라인간에 충전된 전하간의 차이가 발생한다. 이는 다음(following) 게이트 라인의 출력 신호가 현재(current) 게이트 라인의 풀 다운(pull down) 소자의 게이트에 연결되어 있기 때문이다. 즉, 다음 게이트 라인이 하이 차지 되어 있으므로, 현재 게이트 라인의 풀 다운 소자가 동작하여 현재 게이트 라인은 로우 차지(low charge)되게 된다. 예를 들어, 전압 이미지(voltage imaging) 방법을 이용하여 TFT 기판의 표면을 나타내면, 도 1에서와 같은 게이트 라인간의 차이를 발견할 수 있다. 이러한 현상은 TFT 기판의 양품/불량품의 판정을 어렵게 한다.In this case, a plurality of input signals such as a high level first power clock CKV, a second power clock CKVB, and a scan start signal STV are applied using a shorting bar to operate the gate driver. Thus, the potentials of all the data lines are kept high (high charge). However, when the input signals reach a low level, a difference between charges charged between odd / even gate lines occurs. This is because the output signal of the following gate line is connected to the gate of the pull down element of the current gate line. That is, since the next gate line is high-charged, the pull-down device of the current gate line is operated so that the current gate line is low charged. For example, if the surface of the TFT substrate is shown using a voltage imaging method, the difference between the gate lines as shown in Fig. 1 can be found. This phenomenon makes it difficult to determine good or bad of the TFT substrate.

본 발명이 이루고자 하는 기술적 과제는, 불량 검출력이 향상된 TFT 기판의 테스트 방법을 제공하는 것이다.The technical problem to be solved by the present invention is to provide a test method of a TFT substrate with improved defect detection ability.

본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical problem of the present invention is not limited to the technical problem mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 TFT 기판의 테스트 방법은 다수의 게이트 라인과 다수의 데이터 라인이 수직 교차하는 부분에 매트릭스 형태로 배열된 다수의 TFT를 포함하는 피테스트용 TFT 기판을 제공하는 단계, 및 서로 다른 전압 레벨을 갖는 제1 및/또는 제2 파워 클럭에 응답하여 다수의 TFT의 게이트를 소정 시간동안 전부 턴온하는 게이트 신호를 다수의 게이트 라인에 제공하고, 다수의 데이터 라인에 데이터 신호를 인가하는 단계를 포함한다.According to an aspect of the present invention, a test method of a TFT substrate includes a plurality of TFTs arranged in a matrix at a portion where a plurality of gate lines and a plurality of data lines vertically cross each other. Providing a plurality of gate lines with a gate signal for providing a TFT substrate, and turning on the gates of the plurality of TFTs for a predetermined time in response to the first and / or second power clocks having different voltage levels, Applying a data signal to a data line of.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention, and the general knowledge in the art to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

도 2는 본 발명의 일 실시예에 따른 TFT 기판의 테스트 방법을 나타낸 순서도이다.2 is a flowchart illustrating a test method of a TFT substrate according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 TFT 기판의 테스트 방법은 우선, 다수의 게이트 라인과 다수의 데이터 라인이 수직 교차하는 부분에 매트릭스 형태로 배열된 다수의 TFT를 포함하는 피테스트용 TFT 기판을 제공한다(S10).A test method of a TFT substrate according to an embodiment of the present invention first provides a TFT substrate for a test including a plurality of TFTs arranged in a matrix at a portion where a plurality of gate lines and a plurality of data lines vertically intersect. (S10).

그 후, 서로 다른 전압 레벨을 갖는 제1 및/또는 제2 파워 클럭에 응답하여 상기 다수의 TFT의 게이트를 소정 시간동안 전부 턴온하는 게이트 신호를 상기 다수의 게이트 라인에 제공한다(S20).Thereafter, in response to the first and / or second power clocks having different voltage levels, the gate signals for turning on the gates of the plurality of TFTs for a predetermined time are provided to the plurality of gate lines (S20).

게이트 신호에 응답하여 TFT의 게이트가 열려 있는 동안, 다수의 데이터 라인에 데이터 신호를 인가한다(S30).While the gate of the TFT is opened in response to the gate signal, a data signal is applied to the plurality of data lines (S30).

특히, TFT 기판을 테스트하기 위해서는 정상 동작에서와는 달리, 제1 및 제2 파워 클럭(CKV, CKVB) 뿐만 아니라, 제1 전압(VSS), 스캔 시작 신호(STV) 등의 입력 신호가 모두 소정 시간 이상 하이 레벨을 가져야 한다. 이하에서는 액정 표시 장치의 게이트 구동부의 구조와 함께, S20 단계를 자세히 설명한다.In particular, in order to test the TFT substrate, unlike the normal operation, not only the first and second power clocks CKV and CKVB but also the input signals such as the first voltage VSS and the scan start signal STV are all over a predetermined time. You must have a high level. Hereinafter, the step S20 will be described in detail along with the structure of the gate driver of the liquid crystal display.

도 3은 본 발명의 일 실시예에 따른 게이트 구동부를 설명하기 위한 블록도이다. 도 4는 본 발명의 일 실시예에 따른 단위 스테이지의 등가 로직도이다.3 is a block diagram illustrating a gate driver according to an exemplary embodiment of the present invention. 4 is an equivalent logic diagram of a unit stage according to an embodiment of the present invention.

도 3를 참조하면, 본 발명의 일 실시예에 따른 게이트 구동부는 쉬프트 레지스터(1)를 포함하고, 쉬프트 레지스터(1)는 다수의 스테이지(SRC1, SRC2,…, SRCN, SRCD)들이 병렬로 연결된다. 즉, 각 스테이지(SRC1, SRC2,…, SRCN)의 출력 단자(OUT)가 다음 스테이지(SRC2, SRC3,…, SRCD)의 제1 입력 단자(IN1)에 연결된다. 또한, 다음 스테이지(SRC2,…, SRCN, SRCD)의 출력 단자(OUT)와 이전 스테이지(SRC1,…, SRCN)의 제2 입력 단자(IN2)와 연결된다. 쉬프트 레지스터(1)는 데이터 라인들에 대응하는 N개의 스테이지들(SRC1, SRC2, ...,및 SRCN)과 하나의 더미 스테이지(SRCD)를 포함한다. Referring to FIG. 3, the gate driver includes a shift register 1 according to an embodiment of the present invention, and the shift register 1 is connected to a plurality of stages SRC1, SRC2,..., SRCN, SRCD in parallel. do. That is, the output terminal OUT of each stage SRC1, SRC2, ..., SRCN is connected to the first input terminal IN1 of the next stage SRC2, SRC3, ..., SRCD. In addition, the output terminal OUT of the next stage SRC2,..., SRCN, SRCD is connected to the second input terminal IN2 of the previous stage SRC1..., SRCN. The shift register 1 includes N stages SRC1, SRC2,..., And SRCN corresponding to the data lines and one dummy stage SRCD.

각 스테이지(SRC1, SRC,…, SRCN, SRCD)들은 제1 및 제2 입력단자(IN1, IN2), 출력단자(OUT), 제1 및 제2 클럭 입력단자(CKV1, CKV2) 및 제1 전원전압단자(VSS)를 갖는다. 여기서, 도 4를 참조하여 단위 스테이지(SRCN)를 예를 들어 설명하면, 단위 스테이지(SRCN)는 등가 로직으로 볼 때, 하나의 S-R 래치(latch)와 하나의 앤드(AND) 게이트로 구성될 수 있다. S-R 래치에는 제1 및 제2 입력 단자(IN1, IN2)에 입력되는 신호가 입력되고, 앤드 게이트는 S-R 래치 출력 신호와 제1 또는 제2 파워 클럭 신호(CKV/CKVB)가 입력된다.The stages SRC1, SRC,..., SRCN, SRCD are each of the first and second input terminals IN1 and IN2, the output terminal OUT, the first and second clock input terminals CKV1 and CKV2, and the first power supply. It has a voltage terminal VSS. Here, referring to FIG. 4, for example, the unit stage SRCN may be configured as one SR latch and one AND gate when viewed in terms of equivalent logic. have. Signals input to the first and second input terminals IN1 and IN2 are input to the S-R latch, and the S-R latch output signal and the first or second power clock signal CKV / CKVB are input to the AND gate.

다시 도 3을 참조하면, 첫 번째 스테이지(SRC1)의 제1 입력단자(IN1)에는 스캔 개시 신호(STV)가 입력된다. 여기서 스캔 개시 신호(STV)는 외부의 그래픽 콘트롤러와 같은 호스트로부터 출력되어 액정 표시 장치에 인가되는 수직동기 신호(Vsync)에 동기된 펄스이다.Referring back to FIG. 3, the scan start signal STV is input to the first input terminal IN1 of the first stage SRC1. The scan start signal STV is a pulse synchronized with the vertical synchronization signal Vsync output from a host such as an external graphic controller and applied to the liquid crystal display.

더미 스테이지(SRCD)를 제외한 각 스테이지(SRC1, SRC2, ... , SRCN)의 출력 신호는 액정 표시 장치의 각 게이트 라인에 연결된다.The output signals of the stages SRC1, SRC2,..., SRCN except the dummy stage SRCD are connected to the gate lines of the liquid crystal display.

홀수번째 스테이지들(SRC1, SRC3, ..., 및 SRCN-1)의 제1 클럭 단자(CKV1)에는 제1 파워 클럭(CKV)이 제공되고, 제2 클럭단자(CKV2)에는 제2 파워 클럭(CKVB)이 제공된다. 짝수번째 스테이지들(SRC2, SRC4, ..., 및 SRCN)의 제1 클럭단자(CKV1)에는 제2 파워 클럭(CKVB)이 제공되고, 제2 클럭단자(CKV2)에는 제1 파워 클럭(CKV)이 제공된다. 여기서, 제1 파워 클럭(CKV)과 제2 파워 클럭(CKVB)은 서로 동일한 위상을 갖는 것이 바람직하다. TFT 어레이 테스트에서는 모든 TFT를 소정 시간동안 동시에 턴온시켜야 하므로, 충분한 시간동안 각 스테이지에 입력되는 모든 입력 신호가 하이 레벨을 갖는다. 특히, 제1 및 제2 파워 클럭(CKV, CKVB)는 서로 다른 전압 레벨을 가진다. 예를 들어, 제2 파워 클럭(CKVB)은 제1 파워 클럭(CKV)에 비해 스윙(swing) 폭이 더 클수 있다. 즉, 제2 파워 클럭(CKVB)은 -10 내지 10 V 에서 스윙된다면, 제1 파워 클럭(CKV)은 -12 내지 12V 에서 스윙할 수 있다.A first power clock CKV is provided to the first clock terminal CKV1 of the odd-numbered stages SRC1, SRC3,..., And SRCN-1, and a second power clock is provided to the second clock terminal CKV2. (CKVB) is provided. A second power clock CKVB is provided to the first clock terminal CKV1 of the even-numbered stages SRC2, SRC4,..., And SRCN, and the first power clock CKV is provided to the second clock terminal CKV2. ) Is provided. Here, it is preferable that the first power clock CKV and the second power clock CKVB have the same phase. In the TFT array test, all TFTs must be turned on simultaneously for a predetermined time, so that all input signals input to each stage for a sufficient time have a high level. In particular, the first and second power clocks CKV and CKVB have different voltage levels. For example, the second power clock CKVB may have a larger swing width than the first power clock CKV. That is, if the second power clock CKVB swings at -10 to 10V, the first power clock CKV may swing at -12 to 12V.

각 스테이지(SRC1, SRC2, SRC3, ..., 및 SRCN)의 제2 입력단자(IN2)에는 다음 스테이지(SRC2, SRC3, SRC4, ...,및 SRCD)의 출력 신호(G2, G3, ..., GN 및 GD)가 제어 신호로서 입력된다. The second input terminal IN2 of each stage SRC1, SRC2, SRC3, ..., and SRCN has an output signal G2, G3,... Of the next stage SRC2, SRC3, SRC4, ..., and SRCD. ..., GN and GD) are input as control signals.

한편, 마지막 스테이지(SRCN)의 제2 입력단자(IN2)에 입력되는 제어 신호가 필요하므로 별도의 더미 스테이지(SRCD)를 구비하여 출력되는 더미 신호(GD)를 마지막 스테이지(SRCN)의 제2 입력단자(IN2)에 공급하는 것이 바람직하다.On the other hand, since a control signal input to the second input terminal IN2 of the last stage SRCN is required, a dummy signal GD provided with a separate dummy stage SRCD is output to the second input of the last stage SRCN. It is preferable to supply to the terminal IN2.

본 발명의 일 실시예에서는, 2개의 스테이지를 하나의 유니트로하여 제1 및 제2 클럭이 제공되는 것을 설명하였으나, 3개 이상의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 다수의 클럭들이 제공될 수도 있다. 예를들어, 3개의 스테이지를 하나의 유니트로하여 서로 다른 위상을 갖는 제1 내지 제3 파워 클럭이 제공될 수도 있다. 이 경우, 제3 파워 클럭 역시 제1 및 제2 파워 클럭과 동일한 위상의 클럭이나 서로 다른 전압 레벨을 갖고, 모든 TFT를 턴온하기 위해 충분한 시간동안 하이 레벨을 갖는 것이 바람직하다.In an embodiment of the present invention, the first and second clocks are provided using two stages as one unit, but a plurality of clocks having different phases are provided using three or more stages as one unit. May be For example, the first to third power clocks having different phases may be provided using three stages as one unit. In this case, it is preferable that the third power clock also has the same phase clock or different voltage levels as the first and second power clocks, and has a high level for a sufficient time to turn on all the TFTs.

도 5는 본 발명의 일 실시예에 따른 쉬프트 레지스터의 단위 스테이지를 설명하기 위한 회로도이다. 도 6은 본 발명의 일 실시예에 따른 쉬프트 레지스터의 더미 단위 스테이지를 설명하기 위한 회로도이다.5 is a circuit diagram illustrating a unit stage of a shift register according to an exemplary embodiment of the present invention. 6 is a circuit diagram illustrating a dummy unit stage of a shift register according to an exemplary embodiment of the present invention.

도 5을 참조하면, 본 발명의 일 실시예에 따른 쉬프트 레지스터의 단위 스테이지(100)는 풀업부(110), 풀다운부(120), 캐리 신호(carry signal) 발생부(130), 풀업 구동부(140)를 포함한다.Referring to FIG. 5, the unit stage 100 of the shift register according to the exemplary embodiment may include a pull-up unit 110, a pull-down unit 120, a carry signal generator 130, and a pull-up driver unit ( 140).

풀업부(110)는 드레인이 제1 입력 단자(IN1)와 연결되고, 게이트가 풀업 구동부(140)와 연결되며, 소스가 출력단자(OUT)와 연결된 제1 TFT(TFT1)로 구성되며, 게이트 신호(GN)를 출력한다.The pull-up unit 110 includes a first TFT (DFT1) having a drain connected to the first input terminal IN1, a gate connected to the pull-up driver 140, and a source connected to the output terminal OUT. Output the signal GN.

풀다운부(120)는 드레인이 출력단자(OUT)와 연결되고, 게이트가 제2 입력 단자(IN2)와 연결되며, 소스는 제1 전원 전압단자(VSS)와 연결된 제2 TFT(TFT2)로 구성된다. 제2 TFT(TFT2)는 액정 패널(190)의 일측에 형성되며, 게이트 라인을 로우 차지로 만드는 역할을 한다. 여기서, 풀다운부(120)는 동작 특성을 높이기 위해 액정 패널(190)의 타측에 플로팅된 전압 라인(122)과 연결된 제14 TFT(TFT14)를 더 포함할 수 있다. 또한, 제3 TFT(TFT3)는 드레인이 출력단자(OUT)와 연결되고, 게이트가 풀업 구동부(140)와 연결되며, 소스는 제1 전원 전압단자(VSS)와 연결된다.The pull-down unit 120 includes a drain connected to the output terminal OUT, a gate connected to the second input terminal IN2, and a source formed of a second TFT TFT2 connected to the first power voltage terminal VSS. do. The second TFT TFT2 is formed on one side of the liquid crystal panel 190 and serves to make the gate line low charge. Here, the pull-down unit 120 may further include a fourteenth TFT (TFT14) connected to the floating voltage line 122 on the other side of the liquid crystal panel 190 to increase operating characteristics. In addition, a drain of the third TFT TFT3 is connected to the output terminal OUT, a gate of the third TFT TFT3, and a source of the third TFT TFT3 are connected to the first power supply voltage terminal VSS.

캐리 신호 발생부(130)는 드레인이 제1 입력 단자(IN1)와 연결되고, 게이트가 풀업 구동부(140)와 연결되며, 소스가 다음 스테이지의 제1 입력 단자(IN1)과 연결된 제15 TFT(TFT15)로 구성된다.The carry signal generator 130 may include a fifteenth TFT having a drain connected to the first input terminal IN1, a gate connected to the pull-up driver 140, and a source connected to the first input terminal IN1 of the next stage. TFT15).

풀업 구동부(140)는 다수 개의 TFT(TFT4 내지 TFT13)로 구성되며, 이전 스테 이지의 캐리 신호(CRN-1)를 제2 입력 단자(IN2)를 통해서 입력받아 활성화된다.The pull-up driver 140 includes a plurality of TFTs TFT4 to TFT13 and receives the carry signal CRN-1 of the previous stage through the second input terminal IN2 and is activated.

도 6를 참조하면, 더미 단위 스테이지(102)는 도 3의 단위 스테이지(100)와는 달리 캐리 신호 발생부(도 5의 130 참조)를 포함하지 않는다. 즉, 단위 스테이지(100)는 병렬로 연결된 다음 단위 스테이지(100)에 소정의 제어 신호, 즉 캐리 신호를 제공해야 하나, 더미 단위 스테이지(102)는 마지막 단위 스테이지의 제2 입력 단자(IN2)에 입력되는 제어 신호를 만들기 위한 용도로 형성되므로 캐리 신호를 제공할 필요가 없다.Referring to FIG. 6, unlike the unit stage 100 of FIG. 3, the dummy unit stage 102 does not include a carry signal generator (see 130 of FIG. 5). That is, the unit stage 100 should be connected in parallel and then provide a predetermined control signal, that is, a carry signal to the unit stage 100, but the dummy unit stage 102 is connected to the second input terminal IN2 of the last unit stage. It is not necessary to provide a carry signal because it is formed for making an input control signal.

한편, 더미 단위 스테이지(102)는 다음 단위 스테이지가 존재하지 않으므로 제2 입력 단자(IN2)로 스캔 개시 신호(STV)를 입력받는다. 따라서, 스캔 개시 신호(STV)에 의해 응답하여 풀다운부(120)의 제2 TFT(TFT2)가 동작하게 된다. Meanwhile, since the next unit stage does not exist, the dummy unit stage 102 receives the scan start signal STV through the second input terminal IN2. Accordingly, the second TFT TFT2 of the pull-down unit 120 operates in response to the scan start signal STV.

또한, 더미 단위 스테이지(102)는 액정 패널 타측에 형성된 제14 TFT(TFT14)가 요구되지 않는다. 다만, 제2 TFT(TFT2)는 동작 특성을 향상시키기 위해 단위 스테이지(100)의 제2 TFT(TFT2)의 폭(Width)보다 크게 하고, 예를 들어 약 10배 정도의 폭을 갖는다.In addition, the dummy unit stage 102 does not require the fourteenth TFT (TFT14) formed on the other side of the liquid crystal panel. However, the second TFT TFT2 is larger than the width of the second TFT TFT2 of the unit stage 100 and has a width of about 10 times, for example, to improve operating characteristics.

이하에서 도 5 및 도 6를 참조하여, 본 발명의 일 실시예에 따른 쉬프터 레지스터의 동작을 설명한다. 여기서, 쉬프트 레지스터는 예를 들어, 단위 스테이지는 800개가 병렬로 연결되어 있고, 800번째 단위 스테이지와 더미 단위 스테이지가 연결되어 있다고 가정한다.Hereinafter, the operation of the shifter register according to an embodiment of the present invention will be described with reference to FIGS. 5 and 6. Here, the shift register assumes, for example, that 800 unit stages are connected in parallel, and that the 800th unit stage and the dummy unit stage are connected.

본 발명의 일 실시예에서는 제1 파워 클럭(CKV)이 제2 파워 클럭(CKVB)와 동일 위상을 가지나, 더 큰 폭의 스윙을 한다. 또한, 제1 전원단자(VSS)에 입력되는 전압는 하이 레벨의 전압 레벨을 가지며, 스캔 개시 신호(STV)는 제1 및 제2 파워 클럭(CKV, CKVB)와 동일한 위상을 가진다. 즉, 본 발명의 일 실시예에서는 모든 게이트 라인에 연결된 액정 패널이 형성될 위치의 TFT를 모두 턴온되어야 하므로, 제1 및 제2 파워 클럭(CKV, CKVB), 스캔 개시 신호(STV), 제1 전원 단자(VSS)에 입력되는 전압 등 모든 입력 신호들이 소정 시간동안 하이 레벨의 전압 레벨을 가진다. In one embodiment of the present invention, the first power clock CKV has the same phase as the second power clock CKVB, but swings with a greater width. In addition, the voltage input to the first power supply terminal VSS has a high level voltage level, and the scan start signal STV has the same phase as the first and second power clocks CKV and CKVB. That is, in one embodiment of the present invention, since the TFTs at the positions where the liquid crystal panels connected to all the gate lines are to be formed must be turned on, the first and second power clocks CKV and CKVB, the scan start signal STV, and the first All input signals such as a voltage input to the power supply terminal VSS have a high level voltage level for a predetermined time.

이와 같은 방식으로, 모든 TFT를 턴온시킨 후, 모든 입력 신호들을 로우 레벨로 전이(transition)시킨다. 이 경우, 더미 단위 스테이지(102)의 제2 입력 단자에는 스캔 개시 신호(STV)가 입력되므로, 스캔 개시 신호(STV)에 응답하여 제2 TFT(TFT2)가 턴오프된다. 따라서, 더미 단위 스테이지(102)와 연결된 게이트 라인은 하이 차지되어 있다.In this manner, after turning on all the TFTs, all input signals are transitioned to the low level. In this case, since the scan start signal STV is input to the second input terminal of the dummy unit stage 102, the second TFT TFT2 is turned off in response to the scan start signal STV. Therefore, the gate line connected to the dummy unit stage 102 is charged high.

따라서, 더미 단위 스테이지(102)의 게이트 신호(G801)와 연결된 800번째 단위 스테이지(100)의 제2 TFT(TFT2)는 턴온된다. 따라서, 800번째 게이트 라인은 차지(charge)량이 떨어지게 된다. Therefore, the second TFT TFT2 of the 800 th unit stage 100 connected to the gate signal G801 of the dummy unit stage 102 is turned on. Therefore, the 800th gate line has a lower charge amount.

종래의 경우에는, 이와 같은 상황에서 제1 및 제2 파워 클럭(CKV, CKVB)이 동일한 전압 레벨을 갖고 있기 때문에, 800번째 단위 스테이지(100)와 연결된 게이트 라인은 로우 차지를 갖게 된다. 따라서, 전술하였듯이, 도 1과 같은 게이트 라인간 충전된 차지량이 차이나게 된다. 따라서, TFT 기판의 양품/불량품의 판정을 어렵게 된다.In the conventional case, since the first and second power clocks CKV and CKVB have the same voltage level in such a situation, the gate line connected to the 800 th unit stage 100 has a low charge. Therefore, as described above, the charge amount charged between the gate lines as shown in FIG. 1 is different. Therefore, it becomes difficult to determine good or bad quality of the TFT substrate.

하지만, 본 발명의 일 실시예에서는 제1 및 제2 파워 클럭(CKV, CKVB)이 서로 다른 전압 레벨을 갖고 있기 때문에, 홀/짝 라인간에 충전된 전하량이 차이나지 않는다. 즉, 더미 단위 스테이지(102)는 제2 파워 클럭(CKVB)를 이용하여 제1 TFT(TFT1)이 게이트 신호를 생성하고, 800번째 단위 스테이지(100)는 제1 파워 클럭(CKV)를 이용하여 제1 TFT(TFT1)이 게이트 신호를 생성한다. 여기서, 제1 파워 클럭(CKV)의 전압 레벨이 더 높아, 더 큰 폭의 스윙을 하는 클럭이므로, 800번째 단위 스테이지(100)의 제2 TFT(TFT2)가 턴온되어 800번째 게이트 라인에 충전된 전하를 일부 배출시키더라도, 800번째 게이트 라인에 충전된 전하량은 더미 단위 스테이지(102)와 연결된 게이트 라인에 충전된 전하량과 실질적으로 동일할 수 있다.However, in one embodiment of the present invention, since the first and second power clocks CKV and CKVB have different voltage levels, the amount of charges charged between the odd and even lines is not different. That is, in the dummy unit stage 102, the first TFT TFT1 generates a gate signal using the second power clock CKVB, and the 800th unit stage 100 uses the first power clock CKV. The first TFT TFT1 generates a gate signal. Here, since the voltage level of the first power clock CKV is higher and the clock swings a larger width, the second TFT TFT2 of the 800 th unit stage 100 is turned on to charge the 800 th gate line. Even when some charge is discharged, the amount of charge charged in the 800 th gate line may be substantially the same as the amount of charge charged in the gate line connected to the dummy unit stage 102.

더미 단위 스테이지(102)와 800번째 단위 스테이지(100)간에 이루어지는 동작은, 다른 홀/짝 게이트 라인과 연결된 단위 스테이지간에 동일하게 이루어진다. 따라서, 모든 게이트 라인은 실질적으로 동일한 충전량을 가진다.The operation performed between the dummy unit stage 102 and the 800th unit stage 100 is the same between the unit stages connected to other odd / even gate lines. Thus, all gate lines have substantially the same amount of charge.

본 발명의 일 실시예에서는, 상대적으로 충전량이 떨어질 수 있는 게이트 라인과 연결된 단위 스테이지에 입력되는 파워 클럭의 전압 레벨을 높이는 방식에 대해 설명하였으나, 상대적으로 충전량이 높은 게이트 라인과 연결된 단위 스테이지에 입력되는 파워 클럭의 전압 레벨을 낮추는 방식을 사용할 수도 있다. 또한, 제1 및 제2 파워 클럭(CKV, CKVB)의 전압 레벨을 상호 조정하여 모든 게이트 라인에 충전되는 전하량을 일정하게 할 수도 있다. 다른 입력 신호, 예를 들어, 스캔 개시 신호(STV), 제1 전압 단자(VSS)에 입력되는 전압의 전압 레벨을 조절하여 동일한 결과를 얻을 수 있다.In an embodiment of the present invention, the method of increasing the voltage level of the power clock input to the unit stage connected to the gate line which may be relatively low in charge amount has been described, but inputs to the unit stage connected to the gate line in which the relatively high amount is charged. It is also possible to reduce the voltage level of the power clock. In addition, the voltage levels of the first and second power clocks CKV and CKVB may be mutually adjusted to make the amount of charge charged in all the gate lines constant. The same result may be obtained by adjusting a voltage level of another input signal, for example, a scan start signal STV and a voltage input to the first voltage terminal VSS.

본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기 술적으로 유추할 수 있는 것이므로 설명을 생략한다. More detailed information about the present invention will be described through the following specific experimental examples, and details not described herein will be omitted because those skilled in the art can sufficiently infer technically.

<실험예 1>Experimental Example 1

제2 파워 클럭(CKVB)은 -10V 내지 10V의 스윙 폭을 갖는 클럭이고, 제1 파워 클럭(CKV)은 제2 파워 클럭(CKVB)에 비해 5V가 큰 스윙 폭을 갖는 클럭을 인가하였다. 나머지 입력 신호, 예를 들어 스캔 개시 신호(STV), 제1 전압 단자(VSS)에 입력되는 전압의 전압 레벨은 종래와 동일한 레벨의 신호를 입력하였다.The second power clock CKVB is a clock having a swing width of -10V to 10V, and the first power clock CKV is applied to a clock having a swing width of 5V larger than that of the second power clock CKVB. The voltage levels of the remaining input signals, for example, the scan start signal STV and the voltage input to the first voltage terminal VSS, were input at the same level as in the prior art.

이어서, 시간에 따른 홀/짝 게이트 라인간의 전압 레벨을 측정하였다. 그 결과가 도 7에 도시되어 있다.Subsequently, the voltage level between odd / even gate lines over time was measured. The result is shown in FIG.

도 7의 x축은 시간을 나타내고, y축은 전압 레벨을 나타낸다. 도 7에 도시되어 있듯이, A/T 측정 시점인 20ms 부근에서 짝수 및 홀수 게이트 라인의 충전 전압 레벨(a, b)이 약 7.5V로 동일해짐을 알 수 있다. 따라서, 게이트 라인 간의 전압 차이를 최소화할 수 있으므로, 양품/불량품 판정을 수월하게 할 수 있다. 도 7에서 설명하지 않는 도면 부호 c는 데이터 신호이고, d는 짝수 게이트의 전압 레벨, e는 홀수 게이트의 전압 레벨을 의미한다.The x-axis of FIG. 7 represents time, and the y-axis represents voltage level. As shown in FIG. 7, it can be seen that the charge voltage levels a and b of the even and odd gate lines become about 7.5 V at about 20 ms, which is the A / T measurement time point. Therefore, the voltage difference between the gate lines can be minimized, thereby facilitating good and bad decisions. Reference numeral c not described in FIG. 7 denotes a data signal, d denotes a voltage level of an even gate, and e denotes a voltage level of an odd gate.

본 발명의 일 실시예에서는 TFT 어레이 테스트를 위주로 설명하였으나, 액정 패널을 완성한 후 이루어지는 액정 패널 테스트, 액정 패널을 모듈화한 후 이루어지는 모듈(module) 테스트 단계에도 모두 적용될 수 있음은 자명하다. 즉, 쉬프트 레지스터를 이용하여 다수의 게이트 라인과 연결된 모든 TFT의 게이트를 턴온해야 하는 경우, 예를 들어 쇼팅바를 이용하는 VI(Visual Inspection) 등에 적용될 수 있다.In the exemplary embodiment of the present invention, the TFT array test is mainly described, but it is obvious that the present invention can be applied to both the liquid crystal panel test performed after completing the liquid crystal panel and the module test step performed after the liquid crystal panel is modularized. That is, when it is necessary to turn on the gates of all the TFTs connected to the plurality of gate lines using the shift register, it may be applied to, for example, a VI (Visual Inspection) using a shorting bar.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 본 발명에 따른 TFT 기판의 테스트 방법에 따르면 홀/짝 게이트 라인간의 차지 충전량을 일정하게 할 수 있으므로, TFT 기판 및 액정 패널의 불량 검출력이 높아진다. 따라서, 테스트에 대한 신뢰도를 높일 수 있다.According to the test method of the TFT substrate according to the present invention as described above, since the charge charge amount between the odd and even gate lines can be made constant, the defect detection power of the TFT substrate and the liquid crystal panel is increased. Thus, the reliability of the test can be increased.

Claims (5)

다수의 게이트 라인과 다수의 데이터 라인이 수직 교차하는 부분에 매트릭스 형태로 배열된 다수의 TFT를 포함하는 피테스트용 TFT 기판을 제공하는 단계; 및Providing a TFT substrate for a test including a plurality of TFTs arranged in a matrix at a portion where a plurality of gate lines and a plurality of data lines vertically cross each other; And 서로 다른 전압 레벨을 갖는 제1 및/또는 제2 파워 클럭에 응답하여 상기 다수의 TFT의 게이트를 소정 시간동안 전부 턴온하는 게이트 신호를 상기 다수의 게이트 라인에 제공하고, 상기 다수의 데이터 라인에 데이터 신호를 인가하는 단계를 포함하는 TFT 기판의 테스트 방법.Providing a gate signal to the plurality of gate lines for turning on the gates of the plurality of TFTs for a predetermined time in response to the first and / or second power clocks having different voltage levels, and providing data to the plurality of data lines. A method of testing a TFT substrate comprising applying a signal. 제 1항에 있어서,The method of claim 1, 상기 제1 및 제2 파워 클럭은 동일한 위상을 갖는 TFT 기판의 테스트 방법.And the first and second power clocks have the same phase. 제 1항에 있어서,The method of claim 1, 상기 제1 파워 클럭은 상기 제2 파워 클럭에 비해 더 큰 폭의 스윙을 하는 TFT 기판의 테스트 방법.And wherein the first power clock has a greater swing than the second power clock. 제 3항에 있어서,The method of claim 3, wherein 상기 제1 및 제2 파워 클럭의 하이 레벨 전압의 차이는 2V 이상인 TFT 기판의 테스트 방법.The difference between the high level voltages of the first and second power clocks is 2V or more. 제 3항에 있어서,The method of claim 3, wherein 상기 제1 및 제2 파워 클럭의 로우 레벨 전압의 차이는 2V 이상인 TFT 기판의 테스트 방법.And a difference between the low level voltages of the first and second power clocks is greater than or equal to 2V.

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