KR20060095413A - Frame sync generation apparatus and method in synchronous system - Google Patents
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Abstract
본 발명은 동기식 시스템에서 프레임 동기를 생성하는 장치 및 방법에 관한 것으로 본 발명은 동기식 시스템에서 시스템 동기 신호와 망 동기 신호를 이용하여 프레임 동기 신호를 생성하는 프레임 동기 생성 장치에 있어서, 상기 망 동기 신호를 수신하여 트리거(Trigger)하는 클럭으로 미리 정해진 클럭만큼 시프트(Shift)시키는 시프터와, 상기 시프트된 출력 신호와 상기 망 동기 신호를 수신하여 소정의 연산을 하여 프레임 펄스를 생성하는 논리 게이트 연산부와, 상기 시스템 동기 신호가 라이징 에지(Rising Edge)시 상기 프레임 펄스가 하이(High)인 경우 카운팅을 하는 카운터와, 상기 카운터가 미리 설정된 카운터값을 가질 때 프레임 싱크를 생성하는 프레임 싱크 생성부와, 상기 각 장치들을 제어하는 제어부를 구비하여 구성됨을 특징으로 한다. 본 발명은 망 동기 신호에 시스템 동기 신호를 락킹(Locking)하여 프레임 싱크를 발생하므로 안정적인 시스템 동기 신호를 생성할 수 있다.The present invention relates to an apparatus and method for generating frame synchronization in a synchronous system. The present invention relates to an apparatus for generating a frame synchronization signal using a system synchronization signal and a network synchronization signal in a synchronous system. A shifter for shifting a clock by a predetermined clock to receive and trigger a signal; a logic gate calculator configured to generate a frame pulse by receiving the shifted output signal and the network synchronization signal and performing a predetermined operation; A counter for counting when the frame pulse is high when the system synchronization signal is a rising edge; a frame sink generator for generating a frame sink when the counter has a preset counter value; It is characterized by comprising a control unit for controlling each device. According to the present invention, a frame sync is generated by locking a system synchronization signal to a network synchronization signal, thereby generating a stable system synchronization signal.
동기식 시스템, 프레임 동기, PLL Synchronous System, Frame Sync, PLL
Description
도 1은 일반적인 동기식 시스템의 구성을 나타낸 도면1 is a view showing the configuration of a general synchronous system
도 2는 종래의 프레임 동기 생성부에서 위상변화에 따른 프레임 동기 신호의 출력 변화를 나타낸 타이밍(Timming)도2 is a timing diagram illustrating a change in output of a frame sync signal according to a phase change in a conventional frame sync generator.
도 3은 본 발명의 바람직한 실시 예에 따른 프레임 동기 생성 장치를 나타낸 도면3 is a diagram illustrating an apparatus for generating frame synchronization according to an exemplary embodiment of the present invention.
도 4는 본 발명에 바람직한 실시 예에 따른 상기 프레임 동기 생성 방법을 나타낸 순서도4 is a flowchart illustrating a method of generating frame synchronization according to an embodiment of the present invention.
도 5는 상기 프레임 동기 생성 장치의 각 노드에서 출력되는 신호를 나타낸 타이밍(Timing)도5 is a timing diagram illustrating a signal output from each node of the frame synchronization generating device;
본 발명은 동기식(Synchronous) 시스템에서의 동기를 생성하는 장치 및 방법 에 관한 것으로, 특히 동기식 시스템에서 프레임 동기를 생성하는 장치 및 방법에 관한 것입니다.The present invention relates to an apparatus and method for generating synchronization in a synchronous system, and more particularly, to an apparatus and method for generating frame synchronization in a synchronous system.
동기식(Synchronous) 시스템은 한 문자 단위가 아니라 미리 정해진 수 만큼의 문자열인 프레임을 구성하여 전송하는 방법을 사용하게 된다. 따라서 동기식 시스템은 시스템간이나 각 시스템내의 각 디바이스(Device)내에서 미리 정해진 클럭을 맞추어야만 송수신이 가능하게 된다.Synchronous systems use a method of constructing and transmitting a frame that is a predetermined number of character strings rather than a single character unit. Therefore, the synchronous system can transmit and receive only when a predetermined clock is set between systems or within each device in each system.
이러한 동기식 시스템은 표준 동기 신호를 수신하게 되는데, 표준 동기 신호는 위성(GPS) 또는 한국 기준 주파수(Korea Reference Frequency : KRF)로부터 수신하게 된다. 상기 표준 동기 신호를 수신한 동기식 시스템은 상기 표준 동기 신호로부터 시스템 동기를 생성하고, 상기 시스템 동기로부터 프레임 동기 신호를 생성하여 시스템내에 구비된 각 장치(Device)에 상기 프레임 동기신호를 공급하게 된다.Such a synchronous system receives a standard synchronization signal, which is received from a satellite (GPS) or Korea Reference Frequency (KRF). The synchronous system receiving the standard synchronization signal generates a system synchronization from the standard synchronization signal, generates a frame synchronization signal from the system synchronization, and supplies the frame synchronization signal to each device included in the system.
그러면 동기식 시스템에서의 프레임 생성 방법에 대해 다음의 도 1을 이용하여 설명하기로한다.Next, a frame generation method in the synchronous system will be described with reference to FIG. 1.
도 1은 일반적인 동기식 시스템(100)의 구성을 나타낸 도면이다. 상기 도 1을 참조하면, 우선 시스템의 수신부(미도시)는 위성 또는 KRF로부터 표준 동기 신호인 망 동기 신호(S1)를 수신한다. 여기서 상기 망 동기 신호(S1)는 대부분 8KHz이다.1 is a diagram illustrating a configuration of a general
위상 고정 루프부(Phase Locked Loop : PLL)(101)는 상기 망 동기 신호(S1)를 수신하여 수신된 신호의 위상을 정확히 고정시켜 안정된 시스템 동기 신호(S2) 를 출력한다. 그런 다음 프레임 동기 생성부(103)는 상기 시스템 동기 신호(S2)와 상기 망 동기 신호를 수신하여 시스템내의 각 장치(Device)에 사용될 프레임 동기 신호(S3)를 생성하게 된다. 그러면 송신부(105)는 시스템내의 상기 프레임 동기 신호(S3)가 필요한 장치(Device)로 전송하게 된다.A phase locked loop (PLL) 101 receives the network synchronization signal S1 and accurately fixes the phase of the received signal to output a stable system synchronization signal S2. Then, the frame
그러면 여기서 동기식 광 통신 시스템에서 SONET(Synchronous Optical Network)/SDH(Synchronous Digital Hierarchy)시스템을 예를 들어 상세히 설명하기로 한다. 이하 본 명세서에서는 설명의 편의상 상기 SONET/SDH를 SDH로 나타내기로 한다.In the following description, a synchronous optical communication system (SONET) / synchronous digital hierarchy (SDH) system will be described in detail. Hereinafter, for convenience of description, the SONET / SDH will be referred to as SDH.
상기 SDH 시스템에서 상기 PLL부(101)로 FX-102를 사용한다. 상기 FX-102는 8 KHz 클럭을 입력받아 155 KHz 클럭을 출력하게 된다. 여기서 상기 SDH 시스템은 SDH 전송을 하기 위해 77MHz 클럭을 생성해야 하므로 SDH 전송을 위한 또다른 PLL부를 또다시 통과하여야한다. SDH 시스템에서는 상기 PLL부로 서데스(Serdes) 변환칩을 사용한다. 상기 서데스 변환칩의 출력 클럭인 77MHz는 PLD 내부의 프레임 동기 생성부에 입력된다. 그러면 상기 프레임 동기 생성부는 상기 수신된 77MHz 신호와 기준 클럭인 망 동기 신호(S1)를 이용하여 시스템내 장치에 사용되는 프레임 동기 클럭을 생성하게 된다. 그런 후 상기 프레임 동기 신호는 광 송수신부인 SDH 프레이머(Framer)에 전송된다. 상기 프레임 동기 신호를 수신한 상기 SDH 프레이머는 시스템내에 있는 각 디바이스에 상기 프레임 동기 신호를 공급하게 된다.FX-102 is used as the
이러한 동기식 시스템에서 상기 PLL부는 시스템이 전원이 리셋(Reset)되는 경우 위상의 변화가 발생하게 된다. 특히 상기 SDH 시스템에서는 입력된 망 동기 신호가 두 번이나 거치게 되므로 그에 따른 위상 변화도 많이 일어나게 된다. 점점 통신시스템에서는 주파수 대역이 높아지게 됨에 따라 그만큼 클럭의 주기가 짧아지게 되므로 타이밍 마진(Timing Margin)이 짧아지게 된다.In such a synchronous system, the PLL unit generates a phase change when the system is reset. In particular, in the SDH system, since the network synchronization signal is input twice, a lot of phase change occurs accordingly. Increasingly, in a communication system, as the frequency band becomes higher, the clock period becomes shorter, and therefore the timing margin becomes shorter.
그러면 상기 SDH 시스템에서 위상의 변화로 인해 프레임 동기 생성부(103)에서 출력 신호가 어떻게 변화는지 다음의 도 2를 이용하여 설명하기로한다. 상기 PLL부는 신호가 파워리셋이나 하드웨어리셋등으로 보통 두가지 경우의 위상 변화가 발생한다. 따라서 상기 SDH 시스템에서는 상기 PLL부를 두 번이나 거치게 되므로 4번의 위상차이가 발생할 수 있게 된다.Then, how the output signal is changed in the
상기 도 2는 SDH 시스템의 프레임 동기 생성부(103)에서 위상변화에 따른 프레임 동기 신호의 출력 변화를 나타낸 타이밍도이다.2 is a timing diagram illustrating an output change of a frame synchronization signal according to a phase change in the frame
상기 도 2를 참조하면, 우선 망 동기 신호는 8KHz로 가정하였고, 상기 PLL부를 거쳐 출력되는 시스템 동기 신호는 78MHz로 가정하였다. 그리고 상기 시스템 동기 신호가 위상 변화로 인해 발생하는 네가지 경우를 타입A(210), 타입 B(211), 타입 C(212), 타입 D(213)로 나타내었다. 그리고 각 경우에 대한 출력된 프레임 동기 신호(220, 221, 222, 223)를 나타내었다.Referring to FIG. 2, first, it is assumed that the network synchronization signal is 8KHz, and the system synchronization signal output through the PLL unit is 78MHz. The four cases in which the system synchronization signal is generated due to the phase change are shown as type A 210,
우선 상기 프레임 동기 생성부(103)가 프레임 동기 신호를 생성하는 과정을 살펴보면 프레임 싱크를 '0'으로 초기화시 상기 망 동기 신호와 시스템 PLL부에서 출력된 시스템 동기 신호를 입력하게 된다. 이때 상기 시스템 동기 신호가 라이징 에지(Rising Edge)시 클럭킹(Clocking)을 하여 프레임 동기 신호를 생성하게 된다. 예를 들어 시스템 동기 신호가 상기 타입 B(220)와 같은 경우 프레임 동기 생성부 (103)는 첫 번째 라이징 에지 지점인 P3에서 클럭킹시 망 동기 신호가 하이(High)인 상태가 되므로 점선 L4에서 프레임 동기 신호를 생성하게 된다. 이와 같은 방법을 사용하면 상기 타입 B, C(222, 223)인 경우는 각각 점선 L3, L2지점에서 프레임 동기 신호를 생성하게 된다.First, when the frame
그러나 상기 타입 A(220)인 경우, 프레임 동기 생성부(103)는 시스템 동기 신호가 P1에서 클럭킹을 하게 된다. 이 때 상기 망 동기 신호의 라이징 에지와 시스템 동기 신호의 라이징 에지가 동일한 시점에서 일치하게 됨에 따라 불안정한 상태가 된다. 이 경우 내부 구성 요소의 게이트의 딜레이에 따라 그 순간 하이(High)상태가 될 수도 있고 로우(Low)상태가 될 수 있다. 따라서 상기 시스템 동기 신호가 타입 A(220)인 경우 출력되는 프레임 동기 신호는 P1지점에서 하이(High)상태(230)가 될 수 있고, 다음 라이징 에지 지점인 P2에서 하이(High)상태(231)가 될 수 있다. 이러한 동작을 하게됨으로써 프레임 싱크는 상기 망동기 기준대비 흔들리게 되는 문제점이 발생한다. 이 경우 상기와 같이 프레임의 싱크가 흔들림으로 인해 상기 프레임 동기 신호를 송신하는 프레이머에서는 허용 지터를 초과하는 범위에 대해 프레임 싱크 손실 경보(Frame Sync Loss Alram)도 발생하게 된다.However, in the case of the
따라서 본 발명의 목적은 동기식 시스템에서 안정적인 프레임 동기 신호를 생성하는 장치 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus and method for generating a stable frame synchronization signal in a synchronous system.
본 발명의 다른 목적은 동기식 시스템에서 고주파에서도 안정적인 프레임 동 기 신호를 생성하는 장치 및 방법을 제공함에 있다.Another object of the present invention is to provide an apparatus and method for generating a stable frame synchronization signal even at a high frequency in a synchronous system.
상술한 목적을 달성하기 위한 본 발명은 동기식 시스템에서 시스템 동기 신호와 망 동기 신호를 이용하여 프레임 동기 신호를 생성하는 프레임 동기 생성 장치에 있어서, 상기 망 동기 신호를 수신하여 트리거(Trigger)하는 클럭으로 미리 정해진 클럭만큼 시프트(Shift)시키는 시프터와, 상기 시프트된 출력 신호와 상기 망 동기 신호를 수신하여 소정의 연산을 하여 프레임 펄스를 생성하는 논리 게이트 연산부와, 상기 시스템 동기 신호가 라이징 에지(Rising Edge)시 상기 프레임 펄스가 하이(High)인 경우 카운팅을 하는 카운터와, 상기 카운터가 미리 설정된 카운터값을 가질 때 프레임 싱크를 생성하는 프레임 싱크 생성부와, 상기 각 장치들을 제어하는 제어부를 구비하여 구성됨을 특징으로 한다.In accordance with another aspect of the present invention, there is provided a frame synchronization generating apparatus for generating a frame synchronization signal using a system synchronization signal and a network synchronization signal in a synchronous system, the clock receiving and triggering the network synchronization signal as a clock. A shifter shifted by a predetermined clock, a logic gate calculator configured to receive the shifted output signal and the network synchronization signal and perform a predetermined operation to generate a frame pulse, and the system synchronization signal to a rising edge A counter for counting when the frame pulse is high, a frame sink generator for generating a frame sink when the counter has a preset counter value, and a controller for controlling the devices. It is characterized by.
상술한 목적을 달성하기 위한 본 발명은 동기식 시스템에서 시스템 동기 신호와 망 동기 신호를 이용하여 프레임 동기 신호를 생성하는 프레임 동기 생성 방법에 있어서, 상기 망 동기 신호를 트리거(Trigger)하는 클럭으로 미리 정해진 클럭만큼 시프트(Shift)시키는 제 1과정과, 상기 시프트된 출력 신호와 상기 망 동기 신호를 수신하여 소정의 연산을 하여 프레임 펄스를 생성하는 제 2과정과, 상기 시스템 동기 신호가 라이징 에지(Rising Edge)시 상기 프레임 펄스가 하이(High)인 경우 카운트하는 제 3과정과, 상기 카운트 값이 미리 설정된 카운터값을 가질 때 프레임 싱크를 생성하는 제 4과정을 포함하여 이루어짐을 특징으로 한다.The present invention for achieving the above object is a frame synchronization generating method for generating a frame synchronization signal using a system synchronization signal and a network synchronization signal in a synchronous system, the predetermined clock as the trigger (Trigger) A first process of shifting by a clock; a second process of receiving the shifted output signal and the network synchronization signal and performing a predetermined operation to generate a frame pulse; and a rising edge of the system synchronization signal. And a fourth step of counting when the frame pulse is high and a fourth step of generating a frame sync when the count value has a preset counter value.
이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들 을 나타내고 있음을 유의하여야 한다. 하기 설명에서 구체적인 특정사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.DETAILED DESCRIPTION Hereinafter, detailed descriptions of preferred embodiments of the present invention will be described with reference to the accompanying drawings. It should be noted that the same components in the drawings represent the same numerals wherever possible. Specific details are set forth in the following description, which is provided to aid a more general understanding of the invention. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
이하 설명에서는 본 발명에 따라 동기식 시스템에서 프레임 동기 신호 생성 장치를 설명한 후 그에 따른 장치를 제안하기로 한다. 이하 본 발명의 상세한 설명에서는 망 동기 신호를 8 KHz, 시스템 동기 신호를 77MHz로 가정하여 설명할 것이다.In the following description, an apparatus for generating a frame synchronization signal in a synchronous system according to the present invention will be described. In the following description, it will be assumed that the network synchronization signal is 8 KHz and the system synchronization signal is 77 MHz.
도 3은 본 발명의 바람직한 실시 예에 따른 프레임 동기 생성 장치(300)를 나타낸 도면이다.3 is a diagram illustrating a frame
상기 도 3을 참조하면, 제어부(301)는 시스템 동기 신호 77MHz와 망 동기 신호 8KHz를 수신하고, 상기 프레임 동기 생성 장치(300)내의 구비된 각 노드들을 제어하여 프레임 동기 신호를 발생하게 하는 역할을 담당한다.Referring to FIG. 3, the
시프터(303)는 망 동기 신호(S5)를 수신하여 트리거(Trigger)하는 클럭으로 미리 정해진 클럭만큼 시프트(Shifr)시켜 논리 게이트 연산부(305)로 시프트된 출력신호(S7)를 전송하게 된다. 상기 클럭은 시스템에 따라 달라지게 되는데 본 발명에서는 상기 망 동기 신호(S5)를 6번 시프트하게 된다.The
상기 논리 게이트 연산부(305)는 EXOR(Exclusive-OR)게이트와 AND 게이트로 구성되어 있다. 상기 논리 게이트 연산부(305)는 상기 망 동기 신호(S5)와 상기 시프트된 출력 신호(S7)를 수신하여 상기 두 신호를 EXOR 연산을 한 후, 상기 연산 출력 신호와 상기 망 동기 신호(S5)와 AND 연산을 하여 프레임 펄스(Frame Pulse)(S7)를 생성하여 카운터(307)에 전송한다. 여기서 상기 망 동기 신호(S5)를 상기 시프터(305)와 상기 논리 게이트 연산부(305)를 거치는 이유는 상기 망 동기 신호가 불안정한 상태의 로직(Logic)값을 방지하기 위함이다.The logic
상기 카운터(307)는 상기 프레임 펄스(S7)를 수신하여 상기 망 동기 신호가 라이징 에지시 카운터를 '0'으로 초기화하고 카운팅을 하게 된다. 그런 후 상기 카운터(307)는 상기 제어부(301)에 의해 미리 정해진 수와 일치하는지를 확인하고 상기 미리 정해진 수와 일치하는 경우 카운팅을 다시 '0'을 세팅을 하고 이때 프레임 싱크 생성부(309)에 알려주게 된다.The
상기 프레임 싱크 생성부(309)는 상기 카운터(307)가 미리 정해진 수와 일치할 때 상기 시스템 동기 신호(S4)가 라이징 에지시 프레임 동기 신호(S8)를 생성하게 된다. 여기서 상기 미리 정해진 수는 상기 시스템 동기 신호(S4)에 의해 결정되는 수이다. 예를 들어, 상기 77MHz인 경우 상기 미리 정해진 9718이 된다. 이에 대한 자세한 사항은 하기에 후술하겠다.The
그러면 다음으로 본 발명에 따른 프레임 동기 신호(S8)를 생성하는 방법을 다음의 도 4와 도 5를 이용하여 설명하기로 한다.Next, a method of generating the frame synchronization signal S8 according to the present invention will be described with reference to FIGS. 4 and 5.
도 4는 본 발명에 바람직한 실시 예에 따른 상기 프레임 동기 생성 장치 (300)를 이용하여 프레임 동기 생성 방법을 나타낸 순서도이고, 도 5는 상기 프레임 동기 생성 장치(300)의 각 노드(301 내지 309)에서 출력되는 신호를 나타낸 타이밍(Timing)도이다.4 is a flowchart illustrating a frame synchronization generating method using the frame
상기 도 4를 참조하면, 우선 제어부(301)는 301단계에서 프레임 싱크를 '0'으로 초기화시키고, 망 동기 신호(S5) 8KHz와 시스템 동기 신호(S4) 77MHz를 입력받는다.Referring to FIG. 4, in
그런 후 상기 제어부(301)는 403단계에서 시스템 동기 신호(S5)가 라이징 에지(Rising Edge)에서 클럭킹(Clock)을 하게 된다. 여기서 상기 라이징 에지 지점은 상기 도 5의 L6 라인으로 나타내었다.In
다음으로 상기 제어부(301)는 405단계에서 상기 시스템 동기 신호(S5)가 클럭킹시 상기 망 동기 신호(S5)의 상태를 확인한다. 상기 망 동기 신호(S5)를 확인한 후 상기 망 동기 신호(S5)가 로우(Low)인 경우 다시 403단계로 진행하여 클럭킹을 다시하게 된다. 그러나 상기 망 동기 신호(S5)가 하이(High)인 경우 상기 제어부(301)는 407단계에서 시프터(303)를 이용하여 상기 시스템 동기 신호(S4)가 라이징 에지에서 상기 망 동기 신호(S5)를 미리 정해진 수만큼 시프트(Shift)처리를 하게 된다. 본 발명에서 상기 시프터(303)는 상기 망 동기 신호(S5)를 6번 시프트하게 되지만, 상기 설정은 시스템에 따라 달라질 수 있다.Next, the
상기 제어부(301)는 409단계에서 상기 망 동기 신호(S5)가 6번 시프트되었지는 확인한다. 여기서 상기 시프트된 출력 신호는 상기 도 5의 S6으로 나타내었다.The
상기 6번 시프트된 출력신호(S6)는 논리 게이트 연산부(305)로 전송되어 411 단계에서와 같이 논리 연산을 하여 프레임 펄스(S7)를 출력하게 된다. 이에 대해 살펴보면, 상기 프레임 펄스(S7)는 우선 상기 시프트된 출력 신호(S6)와 상기 망 동기 신호(S5)를 EXOR 연산을 하고, 상기 연산 결과를 다시 상기 망 동기 신호(S5)와 AND 연산을 하여 생성한다.The sixth shifted output signal S6 is transmitted to the logic
그러면 상기 제어부(301)는 413단계에서 상기 시스템 동기 신호(S4)가 라이징 에지시 상기 프레임 펄스(S7)가 하이(High)인지 확인하게 된다. 상기 프레임 펄스(S7)가 하이(High)가 아닌 경우 405단계 내지 411단계를 반복한다. 그러나 상기 프레임 펄스(S7)가 하이(High)인 경우(도 6의 L7라인인 경우), 상기 카운터(307)는 415단계에서 상기 시스템 동기 신호가 라이징 에지시 카운트 값을 '0'으로 설정한 후 이와 동시에 상기 프레임 싱크 생성부(309)는 프레임 싱크(Frame Sync)(S8)를 생성하게 된다.In
그런 후 상기 카운터(307)는 417단계에서 상기 시스템 동기 신호(S4)가 라이징 에지시 '1'씩 카운트를 하고 419단계에서 상기 카운트 값이 '9717'인지 확인하게 된다. 상기 카운트 값이 '9717'이 아닌 경우, 상기 카운터(307)는 상기 카운트 값이 '9717'에 도달할 때까지 카운트를 하게 된다. 그런 후 419단계에서 상기 카운트 값이 '9717'에 도달하면 415단계로 진행하여 카운트 값을 '0'으로 세팅한 후 415단계로 진행하여 상기 415단계 내지 419단계를 반복 실행하게 되면 안정적인 프레임 싱크를 생성할 수 있다. 상기 카운트 값을 '9717'을 주기로 반복하면 안정적인 프레임 싱크를 생성하는 이유는 다음과 같다.Thereafter, the
본 발명의 실시 예에서는 시스템 동기 신호(S4)가 77 MHz로 설명하였지만 정 확히 77.86 MHz이다. 따라서 상기 시스템 동기 신호(S4)의 주기는 1/77.86 MHz = 12.86ns 이다. 그리고 상기 망 동기 신호(S5)는 8 KHz이므로 주기는 1/8 KHz = 125us 이다. 즉 상기 시스템 동기 신호(S4)의 주기 12.86 ns를 9718번을 진행하면 상기 망 동기 신호(S5)주기인 125 us가 되기 때문이다. 따라서 상기 프레임 싱크 생성부(309)는 상기 카운터(307)가 '9718'의 주기로 프레임 싱크(S8)를 생성하므로 안정적인 동기 신호를 생성할 수 있게 된다.In the embodiment of the present invention, the system synchronization signal S4 is described as 77 MHz, but is exactly 77.86 MHz. Therefore, the period of the system synchronization signal S4 is 1 / 77.86 MHz = 12.86ns. Since the network synchronization signal S5 is 8 KHz, the period is 1/8 KHz = 125us. In other words, if the cycle 12.86 ns of the system synchronization signal S4 is performed 9718 times, the network synchronization signal S5 becomes 125 us. Accordingly, the
즉, 본 발명의 프레임 동기 생성 장치 및 방법은 상기 시스템 동기 신호(S4)와 상기 망 동기 신호(S5)의 주기를 고려하여 구성하면 모든 동기식 시스템에서도 적용될 수 있다.That is, the apparatus and method for generating frame synchronization according to the present invention can be applied to any synchronous system if it is configured in consideration of the period of the system synchronization signal S4 and the network synchronization signal S5.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.
상술한 바와 같이 본 발명은 망 동기 신호에 시스템 동기 신호를 락킹(Locking)하여 프레임 싱크를 발생하므로 시스템 동기 신호의 라이징 에지가 망 동기 신호의 라이징에 동일 선상에서 앞뒤로 조금씩 움직이더라도 락킹이 풀리지 않게 되어 안정적인 동기 신호를 제공하는 효과가 있다.As described above, the present invention locks the system synchronization signal to the network synchronization signal, thereby generating frame sync, so that the locking is not released even if the rising edge of the system synchronization signal moves slightly back and forth on the same line to the rising of the network synchronization signal. This has the effect of providing a stable synchronization signal.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050017056A KR20060095413A (en) | 2005-02-28 | 2005-02-28 | Frame sync generation apparatus and method in synchronous system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050017056A KR20060095413A (en) | 2005-02-28 | 2005-02-28 | Frame sync generation apparatus and method in synchronous system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060095413A true KR20060095413A (en) | 2006-08-31 |
Family
ID=37625128
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020050017056A KR20060095413A (en) | 2005-02-28 | 2005-02-28 | Frame sync generation apparatus and method in synchronous system |
Country Status (1)
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|---|---|
| KR (1) | KR20060095413A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115484136A (en) * | 2022-09-23 | 2022-12-16 | 瑞斯康达科技发展股份有限公司 | Method for determining frame synchronization signal, service card and communication equipment |
-
2005
- 2005-02-28 KR KR1020050017056A patent/KR20060095413A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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