KR20060095255A - Method for manufacturing semiconductor device with recess gate - Google Patents

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Abstract

본 발명은 리세스 게이트 공정시 활성영역과 소자분리막의 경계에서 뿔이 발생되는 것을 최소화시킬 수 있는 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상(바이어스파워를 100W∼150W로 사용)을 갖는 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 파지티브형상으로 바꾸는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함한다.The present invention is to provide a method of manufacturing a semiconductor device having a recess gate that can minimize the generation of horns at the boundary between the active region and the device isolation layer during the recess gate process, the present invention provides a predetermined region of the semiconductor substrate Etching to form a device isolation trench having a negative cross-section having a negative shape (using a bias power of 100W to 150W); Forming a recess pattern by etching the active region defined by the device isolation layer to a predetermined depth; converting to a TV shape, forming a device isolation layer embedded in the device isolation trench, and etching the active region defined by the device isolation layer to a predetermined depth. Forming a gate insulating film on an entire surface of the gate insulating film; Forming a recess gate having a recess embedded therein and a top portion protruding above the surface of the semiconductor substrate.

리세스게이트, 뿔, 리세스, 하드마스크폴리실리콘막, CDE Recess gate, horn, recess, hardmask polysilicon film, CDE

Description

리세스 게이트를 갖는 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}A manufacturing method of a semiconductor device having a recess gate {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1은 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도,1 is a cross-sectional view schematically showing a method of manufacturing a semiconductor device having a recess gate according to the prior art;

도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도,2 is a cross-sectional view taken along line II ′ of FIG. 1;

도 3은 종래기술에 따른 뿔의 크기를 도시한 도면,3 is a view showing the size of the horn according to the prior art,

도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate in accordance with a first embodiment of the present invention;

도 5는 본 발명의 제1실시예에 따른 리세스패턴의 식각단면을 도시한 도면,FIG. 5 is a view showing an etched section of a recess pattern according to the first embodiment of the present invention; FIG.

도 6a 내지 도 6f는 본 발명의 제2실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,6A through 6F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate in accordance with a second embodiment of the present invention;

도 7은 종래기술과 제2실시예에 따른 리세스패턴의 FICD 차이를 비교한 도면이다.  7 is a view comparing the difference between the FICD of the recess pattern according to the prior art and the second embodiment.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 24 : 트렌치21: semiconductor substrate 24: trench

25 : 측벽산화막 26 : 고밀도플라즈마산화막25 side wall oxide film 26 high density plasma oxide film

27 : 하드마스크폴리실리콘 30 : 리세스패턴27: hard mask polysilicon 30: recess pattern

31 : 게이트산화막 32 : 게이트전극31: gate oxide film 32: gate electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트를 갖는 반도체장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a method of manufacturing a semiconductor device having a recess gate.

최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.Recently, when fabricating a sub-100nm DRAM, the channel length is short, and the refresh characteristics of the device are deteriorated. To overcome this problem, a recess recessing the active region by several tens of nm fills a portion of the gate in the recess. Recess Gate (R-gate) technology has been proposed.

위와 같이 리세스 게이트를 갖는 반도체장치를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.When the semiconductor device having the recess gate is manufactured as described above, the channel length longer than the channel length shortened by the integration of the devices can be ensured, thereby greatly improving the refresh characteristics.

도 1은 종래기술에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 간략히 도시한 단면도이다. 도 1은 활성영역의 장축 방향에 따른 단면도이다.1 is a cross-sectional view briefly illustrating a method of manufacturing a semiconductor device having a recess gate according to the prior art. 1 is a cross-sectional view along the major axis of the active region.

도 1에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 트렌치 구조의 소자분리막(12)을 형성한다. 여 기서, 소자분리막(12)을 제외한 나머지 반도체 기판(11)은 활성영역(13)으로 정의된다.As shown in FIG. 1, a trench isolation device 12 is formed in a predetermined region of the semiconductor substrate 11 by using a shallow trench isolation (STI) process. Here, the semiconductor substrate 11 except for the device isolation layer 12 is defined as the active region 13.

다음으로, 반도체 기판(11)의 활성영역(13)에 대해 웰 형성을 위한 이온주입을 진행한 후, 활성영역(13)을 소정 깊이로 식각하여 리세스패턴(14)을 형성한다.Next, after the ion implantation for well formation is performed in the active region 13 of the semiconductor substrate 11, the recess pattern 14 is formed by etching the active region 13 to a predetermined depth.

이어서, 리세스패턴(14)을 포함한 전면에 게이트절연막(15)을 형성하고, 게이트절연막(15) 상에 게이트전극용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(16)을 형성한다.Subsequently, a gate insulating film 15 is formed on the entire surface including the recess pattern 14, a gate electrode conductive film is deposited on the gate insulating film 15, and patterning is performed to form the gate electrode 16.

위와 같이, 종래기술은 리세스패턴(14)에 자신의 하부가 매립되고 상부는 반도체 기판(11)의 표면 위로 돌출되는 게이트전극(16)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(16) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다.As described above, the related art implements a recess gate including a gate electrode 16 having a lower portion thereof embedded in the recess pattern 14 and an upper portion protruding over the surface of the semiconductor substrate 11. Therefore, the channel length of the channel region defined under the gate electrode 16 is lengthened.

그러나, 종래기술은 리세스패턴(14)을 형성하기 위한 식각 공정시 소자분리막(12)과 접하는 활성영역 모서리의 최외각 부분은 소자분리막(12)이 식각배리어로 작용하여 식각이 완전히 이루어지지 않는다. However, according to the related art, in the etching process for forming the recess pattern 14, the outermost portion of the corner of the active region in contact with the device isolation layer 12 is not fully etched because the device isolation layer 12 acts as an etching barrier. .

도 2는 도 1의 Ⅰ-Ⅰ'선에 따른 단면도로서, 리세스패턴(14)을 형성하기 위한 식각공정시 소자분리막(12)에 접하는 활성영역 모서리의 최외각 부분에 뿔(Horn, H)이 형성되는 것을 피할 수 없다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1 and shows Horns and Hs at the outermost portions of the corners of the active region in contact with the device isolation layer 12 during the etching process for forming the recess patterns 14. This cannot be avoided.

이러한 뿔(H)이 충분히 제거되지 않으면, 문턱전압의 저하요인이 되고, 이로 인해 DRAM 제조시 수율을 저하시키는 문제가 발생된다.If the horn H is not sufficiently removed, it becomes a factor of lowering the threshold voltage, which causes a problem of lowering the yield during DRAM manufacturing.

상기 뿔(H)이 발생되는 이유는, 리세스패턴(14)을 형성하기 전에 미리 형성 하는 소자분리막(12) 공정시 트렌치의 측벽의 식각단면이 파지티브 형상(Positive profile, 12a)을 갖기 때문이다.The horn H is generated because the etched end surface of the sidewall of the trench has a positive profile 12a during the process of forming the device isolation layer 12 before the recess pattern 14 is formed. to be.

이와 같이, 소자분리막(12)이 매립되는 트렌치의 측벽이 파지티브 형상(12a)을 갖고 형성되며, 후속 리세스패턴(14)을 형성하기 위한 식각공정시에 활성영역과 소자분리막의 경계부분에서 뿔(H)이 발생되는 것을 피할 수 없다.As such, the sidewalls of the trenches in which the device isolation layer 12 is embedded are formed to have a positive shape 12a and are formed at the boundary between the active region and the device isolation layer during an etching process for forming a subsequent recess pattern 14. The development of horns is inevitable.

도 3은 종래기술에 따른 뿔의 크기를 도시한 도면으로서, 리세스패턴(14)의 바닥으로부터 최소 79Å 부터 최대 142Å 정도의 크기로 뿔이 형성됨을 알 수 있다.3 is a view showing the size of the horn according to the prior art, it can be seen that the horn is formed from the bottom of the recess pattern 14 to a size of at least 79Å to 142Å.

리세스 게이트를 갖는 반도체장치가 리프레시 특성을 향상시키고자 제안된 것임을 감안하면, 이와 같이 활성영역의 모서리에서 잔류하는 뿔(H)로 인해 누설전류가 발생하면 반도체장치의 리프레시 특성이 오히려 저하되는 문제가 초래된다.Considering that the semiconductor device having the recess gate is proposed to improve the refresh characteristics, when the leakage current is generated due to the horn H remaining at the edge of the active region, the refresh characteristic of the semiconductor device is rather deteriorated. Is brought about.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 게이트 공정시 활성영역과 소자분리막의 경계에서 뿔이 발생되는 것을 최소화시킬 수 있는 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and a method of manufacturing a semiconductor device having a recess gate that can minimize the generation of horns at the boundary between the active region and the device isolation layer during the recess gate process. The purpose is to provide.

또한, 본 발명은 리세스 게이트 공정시 뿔을 최소화시킴과 동시에 게이트언더어택을 방지할 수 있는 리세스 게이트를 갖는 반도체장치의 제조 방법을 제공하는데 그 목적이 있In addition, an object of the present invention is to provide a method of manufacturing a semiconductor device having a recess gate that can minimize the horn during the recess gate process and prevent the gate under attack.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 파지티브형상으로 바꾸는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 소자분리용 트렌치를 형성하는 단계에서, 상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention for achieving the above object comprises etching a predetermined region of a semiconductor substrate to form a device isolation trench having an etched cross section having a negative shape, and oxidizing the surface of the device isolation trench by sidewall oxidation. Changing the negative shape of the device isolation trench into a positive shape, forming a device isolation film embedded in the device isolation trench, and etching an active region defined by the device isolation film to a predetermined depth. Forming a gate insulating film on the entire surface including the recess pattern, and a recess gate having a lower portion embedded in the recess pattern on the gate insulating layer and an upper portion protruding above the surface of the semiconductor substrate. And forming a trench for removing the device. In the step of sex, it characterized in that it proceeds with the etching of the semiconductor substrate when the bias power to 100W~150W.

또한, 본 발명의 반도체장치의 제조 방법은 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계, 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 파지티브형상으로 바꾸는 단계, 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하되, 압력을 적어도 10mtorr 보다 높게 하여 리세스패턴을 형성하는 단계, 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계, 및 상기 게 이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 소자분리용 트렌치를 형성하는 단계에서 상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 하며, 상기 리세스패턴을 형성하는 단계는 압력을 10mtorr∼50mtorr로 사용하고, HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention comprises the steps of etching a predetermined region of the semiconductor substrate to form a device isolation trench having an etched cross-section negative, the surface of the device isolation trench sidewall oxidation to remove the device Converting the negative shape of the trench into a positive shape, forming a device isolation film embedded in the device isolation trench, etching an active region defined by the device isolation film to a predetermined depth, and having a pressure higher than at least 10 mtorr Forming a recess pattern, forming a gate insulating film on the entire surface including the recess pattern, and having a lower portion embedded in the recess pattern on the gate insulating layer and an upper portion protruding above the surface of the semiconductor substrate. Forming a recess gate of the form, characterized in that the device In the forming of the trench, the bias power may be set to 100W to 150W during etching of the semiconductor substrate, and the forming of the recess pattern may be performed using a pressure of 10 mtorr to 50 mtorr, and HBr / Cl 2 /. A mixed gas of O 2 is used as an etching gas.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 리세스 게이트를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate according to the first embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 반도체 기판(21)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(22)은 50Å∼150Å 두께로 형성되고, 패드질화막(23)은 1000Å∼2000Å 두께로 형성된다. As shown in FIG. 4A, the pad oxide film 22 and the pad nitride film 23 are sequentially stacked on the semiconductor substrate 21. Here, the semiconductor substrate 21 is a silicon substrate containing predetermined impurities, and is a cell region where a memory device is to be formed. The pad oxide film 22 is formed to have a thickness of 50 kPa to 150 kPa and the pad nitride film 23 is formed to have a thickness of 1000 kPa to 2000 kPa.

다음에, 반도체 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치로서, 식각단면이 표면으로부터 102°정도 되는 네가티브 형상(Negative profile, 24a)을 갖도록 식각조건을 조절하여 진행한다. 이러한 네가티브 형상(24a)을 갖도록 하기 위한 식각조건은 바이어스파워를 300W보다 낮추어 100W∼150W로 사용하여 케미컬식각(Chemical etch) 특성을 강화하므로써 가능하다. 즉, 바이어스파워를 300W 이상으로 하면 트렌치의 식각단면이 파지티브 형상을 갖고, 바이어스파워를 100W∼150W로 낮추어 진행하면 식각단면을 네가티브 형상(24a)으로 바꿀 수 있다.Next, the pad nitride film 23 and the pad oxide film 22 are etched with a mask (not shown) using a known photolithography process so that the device isolation region of the semiconductor substrate 21 is exposed. Next, using the mask as an etching mask, the trench 24 is formed by etching the semiconductor substrate 21 to a depth of 1000 GPa to 1500 GPa. At this time, the trench 24 is a trench for separating the elements formed in the cell region. The trench 24 proceeds by adjusting the etching conditions such that the etching section has a negative profile (24a) of about 102 ° from the surface. Etching conditions for having such a negative shape 24a can be achieved by lowering the bias power from 300W to 100W to 150W to enhance the chemical etch characteristics. That is, when the bias power is 300W or more, the etched cross section of the trench has a positive shape, and when the bias power is lowered to 100W to 150W, the etched cross section can be changed to the negative shape 24a.

한편, 트렌치(24)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(24) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다. Meanwhile, the etching process for forming the trench 24 may be a dry etching process using plasma. With this dry etching process, leakage current sources such as silicon lattice defects and etching damage may be generated on the trench 24 surface.

이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.In order to remove such lattice defects and etching damage, a wall oxidation process is performed.

도 4b에 도시된 바와 같이, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(24)의 바닥 및 측벽을 덮는 측벽산화막(Wall oxide, 25)을 형성한다. As shown in FIG. 4B, after removing the mask, a sidewall oxidation process is performed to form a sidewall oxide layer 25 covering the bottom and sidewalls of the trench 24.

상기 측벽산화막(25)을 형성하기 위한 측벽산화공정시에 건식산화공정을 이용하는데, 이러한 건식 산화공정이 트렌치(24)의 측벽에 비해 탑코너에서 더 산화가 잘되는 산화공정이므로 측벽산화막(25) 형성시에 트렌치(24)의 식각단면은 네가티브 형상(24a)에서 적어도 파지티브 형상(Positive profile, 24b)으로 바뀐다.A dry oxidation process is used in the sidewall oxidation process for forming the sidewall oxide film 25. Since the dry oxidation process is an oxidation process that is more oxidized at the top corner than the sidewall of the trench 24, the sidewall oxide film 25 Upon formation, the etch cross section of the trench 24 changes from negative shape 24a to at least positive profile 24b.

위와 같은 측벽산화공정은 탑코너에서 더 산화가 잘되는 조건이므로, 트렌치(24)의 탑코너를 라운딩시킬 수 있는 부가 효과가 있다.Since the sidewall oxidation process as described above is more oxidized condition in the top corner, there is an additional effect that can round the top corner of the trench 24.

도 4c에 도시된 바와 같이, 측벽산화막(25) 상에 트렌치(24)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 26)을 증착한다. As shown in FIG. 4C, an insulating film, for example, High Density Plasma Oxide 26, is deposited on the sidewall oxide film 25 to a sufficient thickness to fill the trench 24.

다음으로, 고밀도플라즈마산화막(26)을 패드질화막(23)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. Next, the high density plasma oxide film 26 is subjected to chemical mechanical polishing (CMP) until the surface of the pad nitride film 23 is exposed.

후속 공정으로, 패드질화막(23)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행한다. 이때, 패드산화막(22)은 제거하지 않고 잔류시키는데, 이는 후속 리세스패턴 공정시에 버퍼층으로 사용하기 위함이다.In a subsequent process, a cleaning process using a phosphoric acid solution (H 3 PO 4 ) is performed to remove the pad nitride film 23. At this time, the pad oxide film 22 is left without being removed, for use as a buffer layer in a subsequent recess pattern process.

이에 따라, 트렌치(24) 내에 고밀도플라즈마산화막(26)이 매립되어 소자분리막 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(21)은 활성영역(200)으로 정의된다. Accordingly, the high density plasma oxide layer 26 is embedded in the trench 24 to complete the device isolation layer structure, and the remaining semiconductor substrate 21 except the device isolation layer structure is defined as the active region 200.

다음으로, 활성영역(200)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.Next, ion implantation is performed in the active region 200 to form a conventional well.

도 4d에 도시된 바와 같이, 패드산화막(22)을 포함한 활성영역(200)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 27)를 형성한다. 이때, 하드마스크폴리실리콘(27)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(27)의 두께 는 후속 리세스패턴의 식각 깊이보다 작게 한다.As shown in FIG. 4D, a hard mask polysilicon 27 is formed on the entire surface of the active region 200 including the pad oxide layer 22. At this time, the hard mask polysilicon 27 is deposited to a thickness of 800 kPa to 1000 kPa using a low pressure chemical vapor deposition (LPCVD) method. Here, the thickness of the hard mask polysilicon 27 is smaller than the etching depth of the subsequent recess pattern.

다음으로, 하드마스크폴리실리콘(27) 상에 반사방지막(28)을 증착한 후, 반사방지막 상에 포토리소그래피 공정을 통해 마스크(29)를 형성한다.Next, after the antireflection film 28 is deposited on the hard mask polysilicon 27, a mask 29 is formed on the antireflection film through a photolithography process.

이어서, 마스크(29)를 식각배리어로 반사방지막(28)을 단독으로 식각한다. 이때, 반사방지막(28)의 단독 식각은, CF4/CHF3/O2를 혼합하여 진행한다.Subsequently, the antireflection film 28 is etched alone using the mask 29 as an etching barrier. At this time, the single etching of the antireflection film 28 is performed by mixing CF 4 / CHF 3 / O 2 .

다음으로, 마스크(29)를 식각배리어로 하드마스크폴리실리콘(27)과 패드산화막(22)을 식각하여 리세스패턴이 형성될 활성영역(200) 표면을 노출시킨다. 이때, 하드마스크폴리실리콘(27)의 식각프로파일이 수직(Vertical) 형상을 갖도록 식각한다.Next, the hard mask polysilicon 27 and the pad oxide layer 22 are etched using the mask 29 as an etching barrier to expose the surface of the active region 200 in which the recess pattern is to be formed. In this case, the etching profile of the hard mask polysilicon 27 is etched to have a vertical shape.

도 4e에 도시된 바와 같이, 마스크(29)를 스트립한다. 이때, 마스크(29) 스트립시에 반사방지막(28)도 동시에 제거된다.As shown in FIG. 4E, the mask 29 is stripped. At this time, the anti-reflection film 28 is also removed at the time of stripping the mask 29.

다음으로, 하드마스크폴리실리콘(27)을 식각배리어로 하여 노출된 활성영역(200)을 소정 깊이로 식각하여 리세스패턴(30)을 형성한다. 이때, 리세스패턴(30)의 깊이는 1000Å∼1700Å의 범위로 조절하며, 하드마스크폴리실리콘(27)은 리세스패턴(30)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.Next, the recess pattern 30 is formed by etching the exposed active region 200 to a predetermined depth using the hard mask polysilicon 27 as an etch barrier. At this time, the depth of the recess pattern 30 is adjusted in the range of 1000 kPa to 1700 kPa, and the hard mask polysilicon 27 is not consumed and remains during the etching process for forming the recess pattern 30.

상기한 리세스패턴(30) 형성을 위한 활성영역(200)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.In the etching of the active region 200 for forming the recess pattern 30, a mixed gas of HBr / Cl 2 / O 2 is used as an etching gas.

이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.Hereinafter, an etching process using an etching gas of a mixed gas of HBr / Cl 2 / O 2 is abbreviated as “recess etching”.

위와 같은 리세스 식각시에 리세스패턴(30)의 바닥부분에서 뿔(H)이 형성될 수 있으나, 본 발명은 소자분리막 구조를 형성하기 위한 STI 공정시에 식각단면을 네가티브 형상(24a)으로 형성해준 후 측벽산화공정시에 파지티브 형상(24b)으로 바꾸어 주어 실질적으로 수직단면을 제공하므로써 뿔이 발생되는 최소화하고, 바람직하게는 뿔의 높이를 현저히 낮춘다.The horn (H) may be formed at the bottom of the recess pattern 30 during the above etching process, the present invention in the STI process to form the device isolation layer structure in the etching cross-section negative shape (24a) After the formation, it is changed to a positive shape 24b during the sidewall oxidation process to provide a substantially vertical cross section, thereby minimizing the generation of horns, and preferably reducing the height of the horns significantly.

도 4f에 도시된 바와 같이, 리세스패턴(30)에 대해 추가로 등방성식각을 진행한다. 이러한 추가 등방성식각 공정은 케미컬건식식각(CDE) 처리 또는 습식식각을 사용한다.As shown in FIG. 4F, the isotropic etching is further performed on the recess pattern 30. This additional isotropic etching process uses chemical dry etching (CDE) treatment or wet etching.

여기서, 케미컬 건식식각(Chemical Dry Etch; CDE)은 HBr/Cl2/O2의 혼합가스를 식각가스를 이용하는 리세스패턴(30)을 형성하기 위한 리세스 식각과는 달리, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어하는데, 이때 등방성식각은 소스파워(Source power)로만 소프트식각(Soft etch)한다. Here, chemical dry etching (CDE) is CF 4 / O 2 , unlike recess etching for forming a recess pattern 30 using an etching gas using a mixed gas of HBr / Cl 2 / O 2 . Mixed gas or NF 3 / O 2 / He mixed gas alone or by mixing and mixing these mixed gases, the etching rate is controlled to 150Å / min (min), the isotropic etching is source power ( Soft etch only with source power.

위와 같은 케미컬건식식각 처리를 통해 리세스패턴(30)의 탑코너를 라운딩(rounding)처리해준다.Through the chemical dry etching process as above, the top corner of the recess pattern 30 is rounded.

한편, 추가 등방성식각은 습식식각으로도 가능한데, 이때 뜨거운 SC-1 용액을 이용한다.On the other hand, additional isotropic etching is also possible by wet etching, using a hot SC-1 solution.

다음으로, 패드산화막(22)을 제거한 후, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지 만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.Next, after the pad oxide film 22 is removed, an ion implantation process for adjusting the threshold voltage is performed on the entire surface. At this time, although the ion implantation process for controlling the threshold voltage is not shown, the sacrificial oxide film or the screen oxide film proceeds in a state formed by a dry oxidation process of 800 ℃ to 1000 ℃ temperature range, and after the ion implantation process Strips the sacrificial oxide film.

다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(31)을 형성한다. 이때, 게이트산화막(31)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.Next, after stripping the sacrificial oxide film, the gate oxide film pre-cleaning process is performed, and the gate oxide film 31 is formed on the entire surface. At this time, the gate oxide film 31 is formed to a thickness of 100 ~ 150Å by a dry oxidation process at a temperature in the range of 850 ℃ to 1000 ℃.

이어서, 게이트산화막(31) 상에 게이트전극(32)용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(32)을 형성한다. Subsequently, the gate electrode 32 is formed by depositing a conductive film for the gate electrode 32 on the gate oxide film 31 and then patterning the gate electrode 32.

위와 같이, 본 발명은 리세스패턴(30)에 자신의 하부가 매립되고 상부는 반도체 기판(21)의 표면 위로 돌출되는 게이트전극(32)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(32) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다. 한편, 리세스게이트의 FICD(Final Inspection Critical Dimension)는 리세스패턴(30)의 FICD보다 크게 하여 게이트전극(32)의 패터닝시에 어택이 발생하지 않도록 한다.As described above, the present invention implements a recess gate including a gate electrode 32 having a lower portion thereof embedded in the recess pattern 30 and an upper portion protruding over the surface of the semiconductor substrate 21. Therefore, the channel length of the channel region defined under the gate electrode 32 is lengthened. On the other hand, the final inspection critical dimension (FICD) of the recess gate is larger than the FICD of the recess pattern 30 so that an attack does not occur during patterning of the gate electrode 32.

도 5는 본 발명의 제1실시예에 따른 리세스패턴의 식각단면을 도시한 도면이다.FIG. 5 is a view illustrating an etched section of a recess pattern according to the first exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 제1실시예에 따라 리세스패턴을 형성하면, 뿔의 높이가 60Å∼90Å 수준(평균 70Å)으로 종래기술(79Å∼142Å, 평균 120Å)에 비해 현저히 낮아지고 있음을 알 수 있다.Referring to FIG. 5, when the recess pattern is formed according to the first embodiment of the present invention, the height of the horn is significantly lower than that of the prior art (79 Å to 142 Å, average 120 Å) at a level of 60 Å to 90 ((average 70 Å). It can be seen that.

도 6a 내지 도 6f는 본 발명의 제2실시예에 따른 리세스 게이트를 갖는 반도 체장치의 제조 방법을 도시한 공정 단면도이다.6A to 6F are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess gate according to a second embodiment of the present invention.

도 6a에 도시된 바와 같이, 반도체 기판(41) 상에 패드산화막(42)과 패드질화막(43)을 순차적으로 적층한다. 여기서, 반도체 기판(41)은 소정의 불순물을 포함한 실리콘 기판으로, 메모리 장치가 형성될 셀영역이다. 그리고, 패드산화막(42)은 50Å∼150Å 두께로 형성되고, 패드질화막(43)은 1000Å∼2000Å 두께로 형성된다. As shown in FIG. 6A, the pad oxide film 42 and the pad nitride film 43 are sequentially stacked on the semiconductor substrate 41. Here, the semiconductor substrate 41 is a silicon substrate containing predetermined impurities, and is a cell region where a memory device is to be formed. The pad oxide film 42 is formed to have a thickness of 50 kPa to 150 kPa, and the pad nitride film 43 is formed to have a thickness of 1000 kPa to 2000 kPa.

다음에, 반도체 기판(41)의 소자분리 예정영역이 노출되도록 패드질화막(43) 및 패드산화막(42)을 공지의 포토리소그라피 공정을 이용한 마스크(도시 생략)로 식각한다. 다음으로, 마스크를 식각마스크로 하여, 반도체 기판(41)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(44)를 형성한다. 이때, 트렌치(44)는 셀영역에 형성되는 소자간을 분리시키기 위한 트렌치로서, 식각단면이 표면으로부터 102°정도 되는 네가티브 형상(Negative profile, 24a)을 갖도록 식각조건을 조절하여 진행한다. 이러한 네가티브 형상(44a)을 갖도록 하기 위한 식각조건은 바이어스파워를 300W보다 낮추어 100W∼150W로 사용하여 케미컬식각(Chemical etch) 특성을 강화하므로써 가능하다. 즉, 바이어스파워를 300W 이상으로 하면 트렌치의 식각단면이 파지티브 형상을 갖고, 바이어스파워를 100W∼150W로 낮추어 진행하면 식각단면을 네가티브 형상(44a)으로 바꿀 수 있다.Next, the pad nitride film 43 and the pad oxide film 42 are etched with a mask (not shown) using a known photolithography process so that the device isolation region of the semiconductor substrate 41 is exposed. Next, using the mask as an etching mask, the trench 44 is formed by etching the semiconductor substrate 41 to a depth of 1000 GPa to 1500 GPa. At this time, the trench 44 is a trench for separating the elements formed in the cell region. The trench 44 adjusts the etching conditions so that the etching section has a negative profile (24a) of about 102 ° from the surface. Etching conditions to have such a negative shape (44a) is possible by lowering the bias power to 300W to 100W to 150W to enhance the chemical etch (Chemical etch) characteristics. That is, when the bias power is 300W or more, the etched end surface of the trench has a positive shape, and when the bias power is lowered to 100W to 150W, the etched end surface can be changed to the negative shape 44a.

한편, 트렌치(44)를 형성하기 위한 식각 공정은 플라즈마를 이용한 건식 식각 공정이 이용될 수 있다. 이러한 건식 식각 공정으로, 트렌치(44) 표면에 실리콘 격자 결함 및 식각데미지(Etch damage)와 같은 누설 전류원이 발생될 수 있다. Meanwhile, the etching process for forming the trench 44 may be a dry etching process using plasma. With this dry etching process, leakage current sources such as silicon lattice defects and etching damage may be generated on the trench 44 surface.

이러한 격자결함 및 식각데미지를 제거하기 위해 측벽산화(Wall oxidation) 공정을 진행한다.In order to remove such lattice defects and etching damage, a wall oxidation process is performed.

도 6b에 도시된 바와 같이, 마스크를 제거한 후 측벽산화 공정을 진행하여 트렌치(44)의 바닥 및 측벽을 덮는 측벽산화막(Wall oxide, 45)을 형성한다. As shown in FIG. 6B, after the mask is removed, a sidewall oxidation process is performed to form a wall oxide 45 covering the bottom and sidewalls of the trench 44.

상기 측벽산화막(45)을 형성하기 위한 측벽산화공정시에 건식산화공정을 이용하는데, 이러한 건식 산화공정이 트렌치(44)의 측벽에 비해 탑코너에서 더 산화가 잘되는 산화공정이므로 측벽산화막(45) 형성시에 트렌치(44)의 식각단면은 네가티브 형상(44a)에서 적어도 파지티브 형상(Positive profile, 44b)으로 바뀐다.A dry oxidation process is used in the sidewall oxidation process for forming the sidewall oxide layer 45. Since the dry oxidation process is an oxidation process that is more oxidized at the top corner than the sidewall of the trench 44, the sidewall oxide layer 45 Upon formation, the etch cross section of the trench 44 changes from a negative shape 44a to at least a positive profile 44b.

위와 같은 측벽산화공정은 탑코너에서 더 산화가 잘되는 조건이므로, 트렌치(44)의 탑코너를 라운딩시킬 수 있는 부가 효과가 있다.Since the sidewall oxidation process as described above is more oxidized condition in the top corner, there is an additional effect that can round the top corner of the trench 44.

도 6c에 도시된 바와 같이, 측벽산화막(45) 상에 트렌치(44)를 충분히 매립하는 두께로 절연막, 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide, 46)을 증착한다. As shown in FIG. 6C, an insulating film, for example, High Density Plasma Oxide 46, is deposited on the sidewall oxide film 45 to a thickness sufficient to fill the trench 44.

다음으로, 고밀도플라즈마산화막(46)을 패드질화막(43)의 표면이 노출될때까지 화학적기계적연마(CMP)한다. Next, the high density plasma oxide film 46 is subjected to chemical mechanical polishing (CMP) until the surface of the pad nitride film 43 is exposed.

후속 공정으로, 패드질화막(43)을 제거하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행한다. 이때, 패드산화막(42)은 제거하지 않고 잔류시키는데, 이는 후속 리세스패턴 공정시에 버퍼층으로 사용하기 위함이다.In a subsequent process, a cleaning process using a phosphoric acid solution (H 3 PO 4 ) is performed to remove the pad nitride film 43. At this time, the pad oxide film 42 is left without being removed, for use as a buffer layer in a subsequent recess pattern process.

이에 따라, 트렌치(44) 내에 고밀도플라즈마산화막(46)이 매립되어 소자분리 막 구조가 완성되고, 소자분리막 구조를 제외한 나머지 반도체 기판(41)은 활성영역(300)으로 정의된다. Accordingly, the high density plasma oxide film 46 is embedded in the trench 44 to complete the device isolation film structure, and the remaining semiconductor substrate 41 except the device isolation film structure is defined as the active region 300.

다음으로, 활성영역(300)에 대해 통상적인 웰 형성을 위한 이온주입을 진행한다.Next, ion implantation is performed in the active region 300 to form a conventional well.

도 6d에 도시된 바와 같이, 패드산화막(42)을 포함한 활성영역(300)의 전면에 하드마스크폴리실리콘(Hard mask polysilicon, 47)를 형성한다. 이때, 하드마스크폴리실리콘(47)는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 800Å∼1000Å의 두께로 증착한다. 여기서, 하드마스크폴리실리콘(47)의 두께는 후속 리세스패턴의 식각 깊이보다 작게 한다.As shown in FIG. 6D, a hard mask polysilicon 47 is formed on the entire surface of the active region 300 including the pad oxide layer 42. At this time, the hard mask polysilicon 47 is deposited to a thickness of 800 kPa to 1000 kPa using a low pressure chemical vapor deposition (LPCVD) method. Here, the thickness of the hard mask polysilicon 47 is smaller than the etching depth of the subsequent recess pattern.

다음으로, 하드마스크폴리실리콘(47) 상에 반사방지막(48)을 증착한 후, 반사방지막 상에 포토리소그래피 공정을 통해 마스크(49)를 형성한다.Next, after the antireflection film 48 is deposited on the hard mask polysilicon 47, a mask 49 is formed on the antireflection film through a photolithography process.

이어서, 마스크(49)를 식각배리어로 반사방지막(48)을 단독으로 식각한다. 이때, 반사방지막(48)의 단독 식각은, CF4/CHF3/O2를 혼합하여 진행한다.Subsequently, the antireflection film 48 is etched alone using the mask 49 as an etching barrier. At this time, the single etching of the antireflection film 48 is performed by mixing CF 4 / CHF 3 / O 2 .

다음으로, 마스크(49)를 식각배리어로 하드마스크폴리실리콘(47)과 패드산화막(42)을 식각하여 리세스패턴이 형성될 활성영역(300) 표면을 노출시킨다. 이때, 하드마스크폴리실리콘(47)의 식각프로파일이 수직(Vertical) 형상을 갖도록 식각한다.Next, the hard mask polysilicon 47 and the pad oxide layer 42 are etched using the mask 49 as an etch barrier to expose the surface of the active region 300 where the recess pattern is to be formed. In this case, the etching profile of the hard mask polysilicon 47 is etched to have a vertical shape.

도 6e에 도시된 바와 같이, 마스크(49)를 스트립한다. 이때, 마스크(49) 스트립시에 반사방지막(48)도 동시에 제거된다.As shown in FIG. 6E, the mask 49 is stripped. At this time, the anti-reflection film 48 is also removed at the time of stripping the mask 49.

다음으로, 하드마스크폴리실리콘(47)을 식각배리어로 하여 노출된 활성영역(300)을 소정 깊이로 식각하여 리세스패턴(50)을 형성한다. 이때, 리세스패턴(50)의 깊이는 1000Å∼1700Å의 범위로 조절하며, 하드마스크폴리실리콘(47)은 리세스패턴(50)을 형성하기 위한 식각공정시에 모두 소모되어 잔류하지 않는다.Next, the recess pattern 50 is formed by etching the exposed active region 300 to a predetermined depth using the hard mask polysilicon 47 as an etch barrier. At this time, the depth of the recess pattern 50 is adjusted in the range of 1000 kPa to 1700 kPa, and the hard mask polysilicon 47 does not remain exhausted during the etching process for forming the recess pattern 50.

상기한 리세스패턴(50) 형성을 위한 활성영역(300)의 식각은, HBr/Cl2/O2의 혼합가스를 식각가스로 사용한다.In the etching of the active region 300 for forming the recess pattern 50, a mixed gas of HBr / Cl 2 / O 2 is used as an etching gas.

이하, HBr/Cl2/O2의 혼합가스를 식각가스를 이용한 식각공정을 '리세스 식각'이라고 약칭한다.Hereinafter, an etching process using an etching gas of a mixed gas of HBr / Cl 2 / O 2 is abbreviated as “recess etching”.

위와 같은 리세스 식각시에 리세스패턴(50)의 바닥부분에서 뿔(H)이 형성될 수 있으나, 제2실시예는 소자분리막 구조를 형성하기 위한 STI 공정시에 식각단면을 네가티브 형상(44a)으로 형성해준 후 측벽산화공정시에 파지티브 형상(44b)으로 바꾸어 주어 실질적으로 수직단면을 제공하므로써 뿔이 발생되는 최소화하고, 바람직하게는 뿔의 높이를 현저히 낮춘다.The horn H may be formed at the bottom of the recess pattern 50 during the above etching process. However, in the second embodiment, the etch cross section is negatively shaped during the STI process for forming the device isolation layer structure. ) And then change to a positive shape 44b during the sidewall oxidation process to provide a substantially vertical cross section, thereby minimizing the generation of horns, and preferably significantly reducing the height of the horns.

그리고, 제2실시예에서는, 리세스식각시 조건을 조절하여 게이트언더어택(Gate under attack)을 방지한다.In the second embodiment, the recess etching condition is adjusted to prevent the gate under attack.

자세히 살펴보면, 리세스패턴(50) 형성을 위한 실리콘기판 식각시 식각가스는 HBr/Cl2/O2의 혼합가스를 이용하고, 이때 압력을 10mtorr∼50mtorr로 사용하고 HBr/Cl2의 비율을 3:1로 하며, 파워를 600W∼1500W로 하고, O2를 3sccm∼20sccm으로 사용하여 리세스패턴(50)의 CD 및 프로파일을 조절한다.In detail, when etching the silicon substrate to form the recess pattern 50, the etching gas uses a mixture gas of HBr / Cl 2 / O 2 , wherein the pressure is 10 mtorr to 50 mtorr and the ratio of HBr / Cl 2 is : 1, the power is set to 600W to 1500W, and O 2 is used at 3sccm to 20sccm to adjust the CD and profile of the recess pattern 50.

위와 같이, 리세스 식각시 압력을 10mtorr 기준으로 이보다 높게 하면 리세스패턴의 FICD를 줄일 수 있고, 반면에 압력을 10mtorr보다 작게 하면 물리적효과를 높여 FICD를 크게 할 수 있다. 따라서, 제2실시예에서는 게이트언더어택을 방지하기 위해 리세스패턴 형성시 압력을 10mtorr보다 높게 하여 DICD 대비 FICD를 더 작게 제어한다.As described above, if the pressure is higher than 10 mtorr during the recess etching, the FICD of the recess pattern may be reduced. On the other hand, if the pressure is less than 10 mtorr, the FICD may be increased by increasing the physical effect. Therefore, in the second embodiment, the FICD is controlled to be smaller than the DICD by making the pressure higher than 10 mtorr when forming the recess pattern to prevent the gate under attack.

도 6f에 도시된 바와 같이, 리세스패턴(50)에 대해 추가로 등방성식각을 진행한다. 이러한 추가 등방성식각 공정은 케미컬건식식각(CDE) 처리 또는 습식식각을 사용한다.As shown in FIG. 6F, an isotropic etching is further performed on the recess pattern 50. This additional isotropic etching process uses chemical dry etching (CDE) treatment or wet etching.

여기서, 케미컬 건식식각(Chemical Dry Etch; CDE)은 HBr/Cl2/O2의 혼합가스를 식각가스를 이용하는 리세스패턴을 형성하기 위한 리세스 식각과는 달리, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하여 식각하며, 식각속도가 150Å/분(min)이 되도록 제어하는데, 이때 등방성식각은 소스파워(Source power)로만 소프트식각(Soft etch)한다. Here, chemical dry etching (CDE) is a mixed gas of CF 4 / O 2 , unlike recess etching for forming a recess pattern using an etching gas of a mixed gas of HBr / Cl 2 / O 2 . Alternatively, the mixed gas of NF 3 / O 2 / He may be used alone, or the mixed gas may be mixed and etched, and the etching rate may be controlled to be 150 mW / min, wherein the isotropic etching is source power. Soft etch only.

위와 같은 케미컬건식식각 처리를 통해 도시되지 않는 방향의 리세스패턴(50)의 탑코너를 라운딩(rounding)처리해준다.Through the chemical dry etching process, the top corner of the recess pattern 50 in a direction not shown is rounded.

한편, 추가 등방성식각은 습식식각으로도 가능한데, 이때 뜨거운 SC-1 용액을 이용한다.On the other hand, additional isotropic etching is also possible by wet etching, using a hot SC-1 solution.

다음으로, 패드산화막(42)을 제거한 후, 전면에 문턱전압조절을 위한 이온주입공정을 진행한다. 이때, 문턱전압조절을 위한 이온주입공정은 도시되지 않았지 만, 희생산화막 또는 스크린산화막을 800℃∼1000℃ 온도 범위의 건식산화(Dry oxidation) 공정을 통해 형성한 상태에서 진행하고, 이온주입공정후에는 희생산화막을 스트립한다.Next, after the pad oxide film 42 is removed, an ion implantation process for adjusting the threshold voltage is performed on the entire surface. At this time, although the ion implantation process for controlling the threshold voltage is not shown, the sacrificial oxide film or the screen oxide film proceeds in a state formed by a dry oxidation process of 800 ℃ to 1000 ℃ temperature range, and after the ion implantation process Strips the sacrificial oxide film.

다음으로, 희생산화막 스트립한 후, 게이트산화막 전세정 공정을 진행하고, 전면에 게이트산화막(51)을 형성한다. 이때, 게이트산화막(51)은 850℃∼1000℃ 범위의 온도에서 건식산화 공정을 통해 100Å∼150Å 두께로 형성한다.Next, after the sacrificial oxide film is stripped, the gate oxide film pre-cleaning process is performed, and the gate oxide film 51 is formed on the entire surface. At this time, the gate oxide film 51 is formed to a thickness of 100 ~ 150Å by a dry oxidation process at a temperature in the range of 850 ℃ to 1000 ℃.

이어서, 게이트산화막(51) 상에 게이트전극(52)용 도전막을 증착한 후 패터닝을 진행하여 게이트전극(52)을 형성한다. Subsequently, the gate electrode 52 is formed by depositing a conductive film for the gate electrode 52 on the gate oxide film 51 and then patterning the gate electrode 52.

위와 같이, 제2실시예는 리세스패턴(50)에 자신의 하부가 매립되고 상부는 반도체 기판(41)의 표면 위로 돌출되는 게이트전극(52)을 포함하는 리세스 게이트를 구현하고 있다. 따라서, 게이트전극(52) 아래에서 정의되는 채널영역의 채널길이를 길게 하고 있다. As described above, the second embodiment implements a recess gate including a gate electrode 52 having a lower portion thereof embedded in the recess pattern 50 and an upper portion protruding over the surface of the semiconductor substrate 41. Therefore, the channel length of the channel region defined under the gate electrode 52 is lengthened.

도 7은 종래기술과 제2실시예에 따른 리세스패턴의 FICD 차이를 비교한 도면이다. 여기서, 종래기술은 리세스패턴 공정시 압력을 10mtorr 정도로 하고, 제2실시예에서는 압력을 20mtorr 정도로 하여 진행하였다.7 is a view comparing the difference between the FICD of the recess pattern according to the prior art and the second embodiment. Here, in the prior art, the pressure is about 10 mtorr in the recess pattern process, and the pressure is about 20 mtorr in the second embodiment.

도 7을 참조하면, 종래기술은 FICD가 56nm로 측정되었으나, 제2실시예는 압력을 20mtorr로 하여 진행함에 따라 FICD가 44nm로 현저히 감소함을 알 수 있다.Referring to FIG. 7, in the prior art, the FICD was measured at 56 nm, but in the second embodiment, the FICD was significantly reduced to 44 nm as the pressure was 20 mtorr.

상술한 제2실시예는 뿔의 높이를 최소화시킴과 동시에 게이트언더어택을 방지할 수 있다.The second embodiment described above can minimize the height of the horn and prevent the gate under attack.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 소자분리막이 형성되는 트렌치의 측벽을 네가티브 형상으로 하여 후속 리세스 게이트 구현시 발생되는 뿔의 높이를 최소화시키므로써 문턱전압 저하를 억제하여 반도체장치의 수율을 향상시킬 수 있는 효과가 있다.According to the present invention, the sidewall of the trench in which the device isolation layer is formed has a negative shape, thereby minimizing the height of the horn generated in the subsequent recess gate, thereby reducing the threshold voltage and improving the yield of the semiconductor device. have.

또한, 본 발명은 리세스 게이트 구현시 발생되는 뿔의 높이를 최소화시킴과 동시에 게이트언더어택을 방지하여 반도체장치의 특성을 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of minimizing the height of the horn generated when the recess gate is implemented, and at the same time preventing the gate under attack, thereby improving the characteristics of the semiconductor device.

Claims (17)

반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계;Etching a predetermined region of the semiconductor substrate to form a device isolation trench having an etching cross-section having a negative shape; 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 파지티브형상으로 바꾸는 단계;Converting the negative shape of the device isolation trench into a positive shape by sidewall oxidation of the surface of the device isolation trench; 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계;Forming an isolation layer buried in the isolation trench; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;Forming a recess pattern by etching the active region defined by the device isolation layer to a predetermined depth; 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on the entire surface including the recess pattern; And 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계Forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding from the surface of the semiconductor substrate on the gate insulating layer; 를 포함하는 반도체장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 소자분리용 트렌치를 형성하는 단계에서,In the forming of the device isolation trench, 상기 반도체 기판 식각시 바이어스파워를 300W보다 낮게 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.The method of manufacturing a semiconductor device, characterized in that to proceed with the bias power lower than 300W when etching the semiconductor substrate. 제2항에 있어서,The method of claim 2, 상기 소자분리용 트렌치를 형성하는 단계에서,In the forming of the device isolation trench, 상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.The method of manufacturing a semiconductor device, characterized in that to advance the bias power to 100W to 150W when etching the semiconductor substrate. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 측벽산화는, 건식산화공정으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.The sidewall oxidation is a manufacturing method of a semiconductor device, characterized in that to proceed to a dry oxidation process. 제1항에 있어서,The method of claim 1, 상기 리세스패턴을 형성하는 단계는,Forming the recess pattern, HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, comprising using a mixed gas of HBr / Cl 2 / O 2 as an etching gas. 제1항에 있어서,The method of claim 1, 상기 리세스패턴을 형성한 후에,After the recess pattern is formed, 상기 리세스패턴의 탑코너를 라운딩처리하는 단계를 더 포함하는 반도체장치의 제조 방법.And rounding the top corner of the recess pattern. 제6항에 있어서,The method of claim 6, 상기 라운딩처리는,The rounding process, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하되, 소스파워만 인가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized in that the mixed gas of CF 4 / O 2 or the mixed gas of NF 3 / O 2 / He is used alone or mixed with the mixed gases, but only by applying source power. 제6항에 있어서,The method of claim 6, 상기 라운딩처리는,The rounding process, 뜨거운 SC-1 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method for manufacturing a semiconductor device, comprising using a hot SC-1 solution. 반도체 기판의 소정영역을 식각하여 식각단면이 네가티브 형상을 갖는 소자분리용 트렌치를 형성하는 단계;Etching a predetermined region of the semiconductor substrate to form a device isolation trench having an etching cross-section having a negative shape; 상기 소자분리용 트렌치의 표면을 측벽산화시켜 상기 소자분리용 트렌치의 상기 네가티브 형상을 파지티브형상으로 바꾸는 단계;Converting the negative shape of the device isolation trench into a positive shape by sidewall oxidation of the surface of the device isolation trench; 상기 소자분리용 트렌치에 매립되는 소자분리막을 형성하는 단계;Forming an isolation layer buried in the isolation trench; 상기 소자분리막에 의해 정의되는 활성영역을 소정 깊이로 식각하되, 압력을 적어도 10mtorr 보다 높게 하여 리세스패턴을 형성하는 단계;Etching the active region defined by the device isolation layer to a predetermined depth, and forming a recess pattern by increasing the pressure to at least 10 mtorr; 상기 리세스패턴을 포함한 전면에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on the entire surface including the recess pattern; And 상기 게이트절연막 상에 상기 리세스패턴에 하부가 매립되고 상부가 상기 반도체 기판의 표면 위로 돌출되는 형태의 리세스게이트를 형성하는 단계Forming a recess gate having a lower portion embedded in the recess pattern and an upper portion protruding from the surface of the semiconductor substrate on the gate insulating layer; 를 포함하는 반도체장치의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제9항에 있어서,The method of claim 9, 상기 소자분리용 트렌치를 형성하는 단계에서,In the forming of the device isolation trench, 상기 반도체 기판 식각시 바이어스파워를 300W보다 낮게 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.The method of manufacturing a semiconductor device, characterized in that to proceed with the bias power lower than 300W when etching the semiconductor substrate. 제9항에 있어서,The method of claim 9, 상기 소자분리용 트렌치를 형성하는 단계에서,In the forming of the device isolation trench, 상기 반도체 기판 식각시 바이어스파워를 100W∼150W로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.The method of manufacturing a semiconductor device, characterized in that to advance the bias power to 100W to 150W when etching the semiconductor substrate. 제9항 내지 제11항 중 어느 한 항에 있어서,The method according to any one of claims 9 to 11, 상기 측벽산화는, 건식산화공정으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.The sidewall oxidation is a manufacturing method of a semiconductor device, characterized in that to proceed to a dry oxidation process. 제9항에 있어서,The method of claim 9, 상기 리세스패턴을 형성하는 단계는,Forming the recess pattern, 압력을 10mtorr∼50mtorr로 사용하고, HBr/Cl2/O2의 혼합가스를 식각가스로 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized by using a pressure of 10 mtorr to 50 mtorr and using a mixed gas of HBr / Cl 2 / O 2 as an etching gas. 제13항에 있어서,The method of claim 13, 상기 리세스패턴을 형성하는 단계에서,In the step of forming the recess pattern, 상기 HBr/Cl2의 비율을 3:1로 하며, 파워를 600W∼1500W로 하고, 상기 O2를 3sccm∼20sccm으로 사용하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.Wherein the ratio of HBr / Cl 2 is set to 3: 1, the power is set to 600W to 1500W, and the O 2 is set to 3sccm to 20sccm. 제9항에 있어서,The method of claim 9, 상기 리세스패턴을 형성한 후에,After the recess pattern is formed, 상기 리세스패턴의 탑코너를 라운딩처리하는 단계를 더 포함하는 반도체장치의 제조 방법.And rounding the top corner of the recess pattern. 제15항에 있어서,The method of claim 15, 상기 라운딩처리는,The rounding process, CF4/O2의 혼합가스 또는 NF3/O2/He의 혼합가스를 단독으로 사용하거나, 이들 혼합가스들을 혼합하되, 소스파워만 인가하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.A method of manufacturing a semiconductor device, characterized in that the mixed gas of CF 4 / O 2 or the mixed gas of NF 3 / O 2 / He is used alone or mixed with the mixed gases, but only by applying source power. 제15항에 있어서,The method of claim 15, 상기 라운딩처리는,The rounding process, 뜨거운 SC-1 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.A method for manufacturing a semiconductor device, comprising using a hot SC-1 solution.
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