KR20060084588A

KR20060084588A - Thin film transistor array panel

Info

Publication number: KR20060084588A
Application number: KR1020050005304A
Authority: KR
Inventors: 강진규
Original assignee: 삼성전자주식회사
Priority date: 2005-01-20
Filing date: 2005-01-20
Publication date: 2006-07-25

Abstract

본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있으며 제1 및 제2 소스/드레인 영역, 채널 영역을 포함하며 다결정 규소로 이루어지는 복수의 반도체, 반도체 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 복수의 게이트선, 게이트 절연막 위에 형성되어 있으며 제1 소스/드레인 영역과 연결되어 있는 복수의 데이터선, 그리고 게이트 절연막 위에 형성되어 있으며 제2 소스/드레인 영역과 연결되어 있는 화소 전극을 포함하고, 데이터선과 게이트 전극의 거리는 다양하며 불규칙적으로 분포한다.The thin film transistor array panel according to the present invention is formed on a substrate, a plurality of semiconductors including first and second source / drain regions and channel regions and made of polycrystalline silicon, a gate insulating film formed on the semiconductor, and a gate insulating film. And a plurality of gate lines having a gate electrode overlapping the channel region, a plurality of data lines formed on the gate insulating layer and connected to the first source / drain region, and formed on the gate insulating layer, and formed on the second source / drain region. And a pixel electrode connected to each other, and the distance between the data line and the gate electrode is varied and distributed irregularly.

결정화, SLS, 박막트랜지스터, 돌기Crystallization, SLS, Thin Film Transistor, Projection

Description

박막 트랜지스터 표시판 {THIN FILM TRANSISTOR ARRAY PANEL}Thin Film Transistor Display Panels {THIN FILM TRANSISTOR ARRAY PANEL}

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이다.1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2는 도 1의 박막 트랜지스터 표시판을 II-II'-II"선을 따라 잘라 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II'-II ".

도 3 및 도 4는 도 1의 박막 트랜지스터 표시판에서 각각 돌기와 채널 영역, 게이트 전극, 저농도 도핑 영역과 돌기와의 관계를 도시한 도면이다.3 and 4 illustrate the relationship between protrusions, channel regions, gate electrodes, lightly doped regions and protrusions in the thin film transistor array panel of FIG. 1, respectively.

도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이다.5 is a layout view illustrating a structure of a thin film transistor array panel for an organic light emitting diode display according to another exemplary embodiment of the present invention.

도 6 및 7은 도 5의 박막 트랜지스터 표시판을 VI-VI’, VII-VII’선을 따라 잘라 도시한 단면도이다.6 and 7 are cross-sectional views of the thin film transistor array panel of FIG. 5 taken along lines VI-VI ′ and VII-VII ′.

*도면의 주요 부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *

70: 발광층70: light emitting layer

110: 기판110: substrate

121: 게이트선121: gate line

133: 유지 전극133: sustain electrode

151, 151a, 151b: 반도체 151, 151a, 151b: semiconductor

171: 데이터선171: data line

190: 화소 전극190: pixel electrode

본 발명은 박막 트랜지스터 표시판에 관한 것으로 특히, 다결정 규소로 이루어지는 반도체를 가지는 박막 트랜지스터 표시판에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to thin film transistor array panels, and more particularly to thin film transistor array panels having semiconductors made of polycrystalline silicon.

박막 트랜지스터 표시판은 박막 트랜지스터에 의하여 구동되는 복수의 화소를 가지는 액정 표시 장치 또는 유기 발광 표시 장치(organic light display, OLED) 등 평판 표시 장치의 한 기판으로 사용된다. The thin film transistor array panel is used as a substrate of a flat panel display such as a liquid crystal display or an organic light display (OLED) having a plurality of pixels driven by the thin film transistor.

액정 표시 장치는 전기장을 생성하는 전계 생성 전극과 그 사이의 액정층을 포함한다. 이러한 액정 표시 장치에서는 두 전계 생성 전극에 전압을 인가하여 액정층에 전계를 형성함으로써 액정 분자들의 배향을 결정하고 입사광의 편광을 조절하여 영상을 표시한다. 이 경우 박막 트랜지스터는 전극에 인가되는 신호를 제어하는 데 사용된다. The liquid crystal display includes a field generating electrode for generating an electric field and a liquid crystal layer therebetween. In such a liquid crystal display, an electric field is formed on the liquid crystal layer by applying a voltage to two field generating electrodes to determine the alignment of liquid crystal molecules and to adjust the polarization of incident light to display an image. In this case, the thin film transistor is used to control the signal applied to the electrode.

유기 발광 표시 장치는 발광성 유기 물질을 여기 발광시켜 영상을 표시하는 자기 발광형 표시 장치이다. 유기 발광 표시 장치는 정공 주입 전극(애노드)과 전자 주입 전극(캐소드)과 이들 사이에 들어 있는 유기 발광층을 포함하고, 유기 발광층에 정공과 전자를 주입하면, 이들이 쌍을 이룬 후 소멸하면서 빛을 낸다. The organic light emitting diode display is a self-emission display device that displays an image by exciting an emission of a light emitting organic material. The organic light emitting diode display includes a hole injection electrode (anode), an electron injection electrode (cathode), and an organic light emitting layer interposed therebetween, and when holes and electrons are injected into the organic light emitting layer, they are paired up and extinguished to emit light. .

유기 발광 표시 장치의 각각의 화소에는 두 개의 박막 트랜지스터 즉, 구동 박막 트랜지스터와 스위칭 트랜지스터가 구비되어 있는다. 발광을 위한 전류를 공급하는 구동 박막 트랜지스터의 전류량은 스위칭 트랜지스터를 통해 인가되는 데이터 신호에 의해 제어된다. 널리 사용되는 박막 트랜지스터는 비정질 규소(amorphous silicon) 또는 다결정 규소(crystalline silicon) 등으로 이루어진다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 많이 사용된다. Each pixel of the OLED display includes two thin film transistors, that is, a driving thin film transistor and a switching transistor. The amount of current of the driving thin film transistor that supplies a current for light emission is controlled by a data signal applied through the switching transistor. Widely used thin film transistors are made of amorphous silicon, polycrystalline silicon, or the like. Amorphous silicon can be deposited at a low temperature to form a thin film, and thus is mainly used in display devices using glass having a low melting point as a substrate.

그러나 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있다. 그래서 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current) 의 전기적 특성을 가진 다결정 규소(poly crystalline silicon)의 응용이 요구되고 있다. However, the amorphous silicon thin film has difficulty in large area of the display device due to problems such as low field effect mobility. Therefore, there is a demand for the application of polycrystalline silicon having high field effect mobility, high frequency operating characteristics, and low leakage current electrical characteristics.

다결정 규소를 이용한 박막의 전기적 특성은 결정립(grain)의 크기 및 균일도(uniformity)에 큰 영향을 받는다. 즉, 입자의 크기 및 균일도가 증가함에 따라 전계 효과 이동도도 따라 증가한다. 따라서 입자를 크게 하면서도 균일한 다결정 규소를 형성하는 방법에 관심이 높아지고 있다. The electrical properties of thin films using polycrystalline silicon are greatly influenced by grain size and uniformity. That is, as the size and uniformity of the particles increase, the field effect mobility also increases. Therefore, there is increasing interest in a method of forming uniform polycrystalline silicon while increasing the particle size.

다결정 규소를 형성하는 방법에는 엑시머 레이저 열처리(eximer laser anneal, ELA), 로 열처리(chamber anneal) 등이 있으며 최근에는 레이저로 규소 결정의 측면 성장을 유도하여 다결정 규소를 제조하는 순차적 측면 고상화(sequential lateral solidification, SLS) 기술이 제안되었다. Methods of forming polycrystalline silicon include excimer laser anneal (ELA) and chamber anneal. Recently, sequential lateral sequentialization of producing polycrystalline silicon by inducing lateral growth of silicon crystals by laser. Lateral solidification (SLS) technology has been proposed.

순차적 측면 고상화 기술은 규소 입자가 액상 규소와 고상 규소의 경계면에 서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저빔 에너지의 크기와 레이저빔의 조사 범위의 이동을 광계(optic system) 및 마스크를 이용하여 적절하게 조절하여 규소 입자를 소정의 길이만큼 측면 성장 시킴으로서 비정질 규소를 결정화하는 것이다.Sequential lateral solidification technology takes advantage of the fact that silicon particles grow at the interface between liquid silicon and solid silicon in a direction perpendicular to the interface, and shift the magnitude of the laser beam energy and the laser beam irradiation range. ) And the mask is appropriately controlled to grow the silicon particles laterally by a predetermined length to crystallize the amorphous silicon.

이러한 순차적 측면 고상 결정화의 특징은 반대 방향에서 성장해오는 결정이 만나서 돌기를 형성하는데, 돌기는 전류의 흐름을 방해하여 표시 장치의 화질을 고르지 못하게 하여 사선 얼룩, 가로줄 얼룩 등을 유발한다. The characteristic feature of the sequential side solid crystallization is that the crystals growing in the opposite direction meet and form protrusions, and the protrusions interfere with the flow of current, thereby making the image quality of the display device uneven, leading to diagonal stains and horizontal line stains.

본 발명의 기술적 과제는 돌기에 영향을 받지 않으면서 균일한 화질을 가지는 박막 트랜지스터 표시판을 제공하는 것이다. An object of the present invention is to provide a thin film transistor array panel having uniform image quality without being affected by projections.

위와 같은 과제를 이루기 위하여 본 발명에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 형성되어 있으며 제1 및 제2 소스/드레인 영역, 채널 영역을 포함하며 다결정 규소로 이루어지는 복수의 반도체, 반도체 위에 형성되어 있는 게이트 절연막, 게이트 절연막 위에 형성되어 있으며 채널 영역과 중첩하는 게이트 전극을 가지는 복수의 게이트선, 게이트 절연막 위에 형성되어 있으며 제1 소스/드레인 영역과 연결되어 있는 복수의 데이터선, 그리고 게이트 절연막 위에 형성되어 있으며 제2 소스/드레인 영역과 연결되어 있는 화소 전극을 포함하고, 데이터선과 게이트 전극의 거리는 다양하며 불규칙적으로 분포한다.In order to achieve the above object, the thin film transistor array panel according to the present invention is formed on a substrate, the substrate, and includes a plurality of semiconductors including first and second source / drain regions and channel regions and formed of polycrystalline silicon, and a gate formed on the semiconductor. A plurality of gate lines formed on the insulating film, the gate insulating film and having a gate electrode overlapping the channel region, a plurality of data lines formed on the gate insulating film and connected to the first source / drain area, and formed on the gate insulating film. The pixel electrode is connected to the second source / drain region, and the distance between the data line and the gate electrode is varied and irregularly distributed.

그리고 반도체는 소스/드레인 영역과 채널 영역 사이에 형성되어 있는 저농 도 도핑 영역을 더 포함할 수 있다.The semiconductor may further include a lightly doped region formed between the source / drain region and the channel region.

또한, 반도체는 순차적 측면 고상화 공정으로 형성된 돌기를 포함하고 채널 영역에 포함되어 있는 돌기의 수는 일정하지 않으며, 기판에서 불규칙적으로 분포할 수 있다.In addition, the semiconductor includes protrusions formed by a sequential lateral solidification process, and the number of protrusions included in the channel region is not constant and may be irregularly distributed on the substrate.

또한, 반도체는 순차적 측면 고상화 공정으로 형성된 돌기를 포함하고 저농도 도핑 영역에 포함되어 있는 돌기의 수는 일정하지 않으며, 기판에서 불규칙적으로 분포할 수 있다.In addition, the semiconductor includes protrusions formed by a sequential lateral solidification process, and the number of protrusions included in the low concentration doped region is not constant, and may be irregularly distributed on the substrate.

또한, 게이트선과 나란한 유지 전극선을 더 포함할 수 있다.The display device may further include a storage electrode line parallel to the gate line.

또한, 절연 기판과 반도체 사이에 형성되어 있는 차단막을 더 포함할 수 있다.In addition, the insulating film may further include a blocking film formed between the semiconductor.

또한, 게이트선 및 데이터선과 화소 전극 사이에 형성되어 있는 보호막을 더 포함할 수 있다.The semiconductor device may further include a passivation layer formed between the gate line and the data line and the pixel electrode.

또한, 게이트선과 데이터선의 사이에 형성되어 있는 층간 절연막, 그리고 층간 절연막과 보호막 사이에 형성되어 있으며 제2 소스/드레인 영역과 화소 전극에 연결되어 있는 출력 전극을 더 포함할 수 있다.The semiconductor device may further include an interlayer insulating layer formed between the gate line and the data line, and an output electrode formed between the interlayer insulating layer and the passivation layer and connected to the second source / drain region and the pixel electrode.

또한, 화소 전극 상부에 형성되어 있는 격벽, 격벽에 둘러싸진 발광층을 더 포함할 수 있다.The display device may further include a partition formed on the pixel electrode and a light emitting layer surrounded by the partition.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명 하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 첨부한 도면을 참고하여 본 발명의 실시예에 따른 막 트랜지스터 표시판 및 그의 제조 방법에 대해서 설명한다. Hereinafter, a film transistor display panel and a method of manufacturing the same according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'-II"선을 따라 잘라 도시한 단면도이고, 도 3 및 도 4는 도 1의 박막 트랜지스터 표시판에서 각각 돌기와 채널 영역, 게이트 전극, 저농도 도핑 영역과 돌기와의 관계를 도시한 도면이다. 1 is a layout view of a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention. FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along a line II-II′-II ″, and FIG. 3. 4 is a diagram illustrating a relationship between protrusions, a channel region, a gate electrode, a lightly doped region, and a protrusion in the thin film transistor array panel of FIG. 1, respectively.

투명한 절연 기판(110) 위에 산화 규소(SiO₂) 또는 질화 규소(SiNx) 등으로 이루어진 차단막(blocking film)(111)이 형성되어 있다. 차단막(111)은 복층 구조를 가질 수도 있다. A blocking film 111 made of silicon oxide (SiO ₂ ), silicon nitride (SiNx), or the like is formed on the transparent insulating substrate 110. The blocking film 111 may have a multilayer structure.

차단막(111) 위에는 다결정 규소 따위로 이루어진 복수의 섬형 반도체(151)가 형성되어 있다. 섬형 반도체(151)는 가로로 길며 그 양 쪽 끝부분은 다른 층과 의 접속을 위하여 면적이 넓다. On the blocking film 111, a plurality of island-like semiconductors 151 made of polycrystalline silicon are formed. The island-like semiconductor 151 is long horizontally, and both ends thereof have a large area for connection with other layers.

섬형 반도체(151)는 순차적 측면 고상화를 통하여 비정질 규소를 결정화한 것으로 그 표면에는 직선 형태의 돌기(p)가 형성되어 있다. 각각의 반도체(151)는 도전성 불순물을 함유하는 불순물 영역(extrinsic region)과 도전성 불순물을 거의 함유하지 않은 진성 영역(intrinsic region)을 포함하며, 불순물 영역에는 불순물 농도가 높은 고농도 영역(heavily doped region)과 불순물 농도가 낮은 저농도 영역(lightly doped region)이 있다. The island-like semiconductor 151 crystallizes amorphous silicon through sequential lateral solidification, and linear protrusions p are formed on the surface thereof. Each semiconductor 151 includes an impurity region containing conductive impurities and an intrinsic region containing little conductive impurities, and a heavily doped region having a high impurity concentration in the impurity region. There is a lightly doped region with low concentrations of impurities.

진성 영역은 서로 떨어져 있는 두 개의 채널 영역(channel region)(154a, 154b)을 포함한다. 그리고 고농도 불순물 영역은 채널 영역(154a, 154b)을 중심으로 서로 분리되어 있는 복수의 소스/드레인 영역(source/drain region)(153, 155, 157)을 포함한다. 소스/드레인 영역은 본 발명의 실시예 보다 더 적게 또는 더 많은 수로 형성할 수 있으며, 따라서 채널 영역도 더 적게 또는 더 많이 형성된다. The intrinsic region includes two channel regions 154a and 154b that are spaced apart from each other. The high concentration impurity region includes a plurality of source / drain regions 153, 155, and 157 separated from each other with respect to the channel regions 154a and 154b. The source / drain regions can be formed in fewer or more than in embodiments of the present invention, so that fewer or more channel regions are formed.

그리고 소스/드레인 영역(153, 155, 157)과 채널 영역(154a, 154b) 사이에 위치한 저농도 불순물 영역(152a, 152b)은 저농도 도핑 드레인 영역(lightly doped drain region, LDD region)이라고 하며 그 폭이 다른 영역보다 좁다. The low concentration impurity regions 152a and 152b located between the source / drain regions 153, 155 and 157 and the channel regions 154a and 154b are called lightly doped drain regions (LDD regions) and have a width. Narrower than other areas

여기에서 도전성 불순물로는 붕소(B), 갈륨(Ga) 등의 P형 불순물과 인(P), 비소(As) 등의 N형 불순물을 들 수 있다. 저농도 도핑 영역(152a, 152b)은 박막 트랜지스터의 누설 전류(leakage current)나 펀치스루(punch through) 현상이 발생하는 것을 방지하며, 저농도 도핑 영역(152a, 152b)은 불순물이 들어있지 않은 오프셋(offset) 영역으로 대체할 수 있다. Examples of the conductive impurity include P-type impurities such as boron (B) and gallium (Ga) and N-type impurities such as phosphorus (P) and arsenic (As). The lightly doped regions 152a and 152b prevent leakage current or punch through from the thin film transistor, and the lightly doped regions 152a and 152b are free of impurities. ) Can be replaced with an area.

반도체(151) 및 차단막(111) 위에는 질화 규소 또는 산화 규소로 이루어진 수백 두께의 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. A gate insulating layer 140 of hundreds of thicknesses of silicon nitride or silicon oxide is formed on the semiconductor 151 and the blocking layer 111.

게이트 절연막(140) 위에는 주로 가로 방향으로 뻗은 복수의 게이트선(gate line)(121)과 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다. A plurality of gate lines 121 and a plurality of storage electrode lines 131 extending in the horizontal direction are formed on the gate insulating layer 140.

게이트선(121)은 게이트 신호를 전달하며, 반도체(151)의 일부분은 위로 돌출하여 반도체(151)의 채널 영역(154a, 154b)과 중첩하는 복수의 돌출부를 포함한다. 이처럼 채널 영역 (154a, 154b)과 중첩하는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124a, 124b)으로 사용된다. 게이트 전극(124a, 124b)은 저농도 도핑 영역(152a, 152b)과도 중첩될 수 있다. The gate line 121 transmits a gate signal, and a portion of the semiconductor 151 protrudes upward and includes a plurality of protrusions overlapping the channel regions 154a and 154b of the semiconductor 151. As such, a portion of the gate line 121 overlapping the channel regions 154a and 154b is used as the gate electrodes 124a and 124b of the thin film transistor. The gate electrodes 124a and 124b may also overlap the lightly doped regions 152a and 152b.

여기서 게이트 전극(124a, 124b)과 반도체(151)가 중첩하는 위치는 동일하지 않고 불규칙적이다. 그래서 게이트 전극(124a, 124b)과 중첩하는 반도체(151) 부분에 형성되어 있는 돌기의 수는 일정하지 않으며 불규칙적으로 분포한다. 따라서, 게이트 전극(124a, 124b)에 따라 정의되는 저농도 도핑 영역(152a, 152b) 및 채널 영역(154a, 154b)에 포함되어 있는 돌기의 수도 일정하지 않으며 불규칙적으로 분포한다. The positions where the gate electrodes 124a and 124b and the semiconductor 151 overlap with each other are not the same and irregular. Therefore, the number of protrusions formed in the portion of the semiconductor 151 overlapping the gate electrodes 124a and 124b is not constant and is distributed irregularly. Therefore, the number of protrusions included in the lightly doped regions 152a and 152b and the channel regions 154a and 154b defined by the gate electrodes 124a and 124b is not uniform and irregularly distributed.

박막 트랜지스터는 꺼져 있을 때도 누설 전류를 흘릴 수 있는데 누설 전류의 크기는 돌기의 수에 따라 달라진다. 따라서 도 3 및 도 4에 도시한 바와 같이, 반도체(151)와 중첩하는 게이트 전극(124a, 124b)의 위치를 변화시켜 채널 영역(152a, 152b) 및 저농도 도핑 영역(152a, 152b)에 포함되는 돌기의 수를 다양하게 하며, 불규칙적으로 분포하도록 한다. Thin film transistors can also leak current when turned off, and the magnitude of the leakage current depends on the number of protrusions. Accordingly, as shown in FIGS. 3 and 4, the positions of the gate electrodes 124a and 124b overlapping the semiconductor 151 are changed to be included in the channel regions 152a and 152b and the lightly doped regions 152a and 152b. The number of bumps is varied and distributed irregularly.

박막 트랜지스터는 꺼져 있을 때도 누설 전류를 흘릴 수 있는데, 채널 영역 및 저농도 도핑 영역에 존재하는 돌기는 박막 트랜지스터의 전류 흐름에 영향을 주어 누설 전류를 달라지게 하여 박막 트랜지스터의 전기적 특성을 변화시킨다. 그리고 반도체(151)에 포함되는 돌기(P)의 수 및 배치는 표시 장치에 들어온 빛이 돌기에 의해 반사되거나 산란과 같은 광학적 특성을 변화시킨다.Even when the thin film transistor is turned off, leakage current may flow, and protrusions present in the channel region and the lightly doped region affect the current flow of the thin film transistor to change the leakage current, thereby changing the electrical characteristics of the thin film transistor. The number and arrangement of the projections P included in the semiconductor 151 change the optical characteristics such as light reflected by the projections or scattering by the projections.

그래서 본 발명의 실시예에서와 같이 게이트 전극(124a, 124)과 반도체(151)와의 중첩 위치를 다양하게 하여, 채널 영역 및 저농도 도핑 영역에 포함되어 있는 돌기(p)수를 변화시키면, 박막 트랜지스터의 전기적 특성 및 광학적 특성이 다양해진다. 이러한 다양한 전기적, 광학적 특성을 불규칙하게 분포하도록 함으로써 얼룩 등이 발생하지 않는 균일한 박막 트랜지스터 표시판을 제공할 수 있다. Therefore, as in the embodiment of the present invention, when the overlapping positions of the gate electrodes 124a and 124 and the semiconductor 151 are varied, and the number of protrusions p included in the channel region and the lightly doped region is changed, the thin film transistor The electrical properties and optical properties of are varied. By irregularly distributing such various electrical and optical properties, it is possible to provide a uniform thin film transistor array panel in which unevenness does not occur.

게이트선(121)의 한 쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 게이트선(121)이 게이트 구동 회로에 바로 연결될 수 있다. One end portion of the gate line 121 may have a large area in order to connect to another layer or an external driving circuit, and when a gate driving circuit (not shown) generating a gate signal is integrated on the substrate 110. The gate line 121 may be directly connected to the gate driving circuit.

유지 전극선(131)은 두 게이트선(121)의 사이에 위치하며 두 게이트선(121) 중 아래 쪽에 인접해 있다. 유지 전극선(131)은 위쪽의 게이트선(121) 부근까지 세로 방향으로 뻗은 유지 전극(133)을 포함하며, 공통 전극(도시하지 않음)에 인가되는 공통 전압(common voltage) 등 소정의 전압을 인가 받는다. The storage electrode line 131 is positioned between the two gate lines 121 and is adjacent to the lower side of the two gate lines 121. The storage electrode line 131 includes the storage electrode 133 extending in the vertical direction to the vicinity of the upper gate line 121, and applies a predetermined voltage such as a common voltage applied to a common electrode (not shown). Receive.

게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금 속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 ??음)을 포함하는 다중막 구조를 가질 수 있다. 이중 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어진다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. The gate line 121 may be formed of aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, copper-based metal such as copper (Cu) or copper alloy, molybdenum (Mo) Molybdenum-based metals such as molybdenum alloys, chromium (Cr), tantalum (Ta) and titanium (Ti) and the like can be made. However, the gate line 121 may have a multilayer structure including two conductive layers (not shown) having different physical properties. One of the conductive layers is made of a low resistivity metal, for example, an aluminum-based metal, a silver-based metal, or a copper-based metal so as to reduce a signal delay or voltage drop of the gate line 121. The other conductive layer may be made of another material, particularly a material having excellent physical, chemical and electrical contact properties with indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metal, chromium, tantalum, or titanium. . A good example of such a combination is a chromium bottom film and an aluminum top film, and an aluminum bottom film and a molybdenum top film.

이들 도전막 중 하나는 게이트선(121) 및 유지 전극선(131)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어질 수 있다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를 테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. One of these conductive films is a low resistivity metal such as an aluminum-based metal, a silver-based metal, or a copper-based metal so as to reduce signal delay or voltage drop of the gate line 121 and the storage electrode line 131. It may be made of a metal. The other conductive layer may be formed of a material having excellent contact properties with other materials, particularly indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metal, chromium, tantalum, titanium, or the like. A good example of such a combination is a chromium bottom film and an aluminum top film, and an aluminum bottom film and a molybdenum top film.

게이트선(121) 및 유지 전극선(131)의 측면은 상부의 박막이 부드럽게 연결될 수 있도록 기판(110)의 표면에 대하여 경사져 있다. Side surfaces of the gate line 121 and the storage electrode line 131 are inclined with respect to the surface of the substrate 110 so that the upper thin film can be smoothly connected.

게이트선(121), 유지 전극선(131) 및 게이트 절연막(140) 위에는 층간 절연 막(interlayer insulating film)(160)이 형성되어 있다. 층간 절연막(160)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. 층간 절연막(160) 및 게이트 절연막(140)에는 가장 바깥 쪽에 위치한 소스/드레인 영역(153, 155)을 각각 노출하는 복수의 접촉 구멍(163, 165)이 형성되어 있다. An interlayer insulating film 160 is formed on the gate line 121, the storage electrode line 131, and the gate insulating layer 140. The interlayer insulating layer 160 is an organic material having excellent planarization characteristics and photosensitivity, a low dielectric constant insulating material such as a-Si: C: O, a-Si: O: F, or the like formed by plasma chemical vapor deposition, or It may be formed of an inorganic material such as silicon nitride. A plurality of contact holes 163 and 165 exposing the outermost source / drain regions 153 and 155 are formed in the interlayer insulating layer 160 and the gate insulating layer 140, respectively.

층간 절연막(160) 위에는 게이트선(121)과 교차하는 복수의 데이터선(date line)(171) 및 복수의 출력 전극(175)이 형성되어 있다. A plurality of date lines 171 and a plurality of output electrodes 175 are formed on the interlayer insulating layer 160 to intersect the gate line 121.

각각의 데이터선(171)은 접촉 구멍(163)을 통해 소스/드레인 영역(153)과 연결되어 있는 입력 전극(173)을 포함한다. 데이터선(171)의 한쪽 끝 부분은 다른 층 또는 외부의 구동 회로와 접속하기 위하여 면적이 넓을 수 있으며, 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)가 기판(110) 위에 집적되는 경우 데이터선(171)이 데이터 구동 회로에 바로 연결될 수 있다. 인접한 두 데이터선(171) 사이에는 유지 전극(133)이 위치한다. Each data line 171 includes an input electrode 173 connected to the source / drain region 153 through the contact hole 163. One end of the data line 171 may have a large area in order to connect with another layer or an external driving circuit, and when a data driving circuit (not shown) generating a data signal is integrated on the substrate 110 Line 171 may be directly connected to the data driving circuit. The storage electrode 133 is positioned between two adjacent data lines 171.

출력 전극(175)은 입력 전극(173)과 떨어져 있으며 접촉 구멍(165)을 통해 소스/드레인 영역(155)과 연결되어 있다. The output electrode 175 is separated from the input electrode 173 and connected to the source / drain region 155 through the contact hole 165.

데이터선(171) 및 출력 전극(175)은 몰리브덴, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refratory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 게이트선(121)과 같이 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명 한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다. The data line 171 and the output electrode 175 are preferably made of a refractory metal such as molybdenum, chromium, tantalum, titanium, or an alloy thereof. However, they may also have a multilayer structure including a conductive film having a low resistance and a conductive film having good contact characteristics, such as the gate line 121. Examples of the multilayer structure may include triple layers of molybdenum, aluminum, and molybdenum films in addition to the above-described double layers of the chromium lower film and the aluminum upper film or the aluminum lower film and the molybdenum upper film.

데이터선(171) 및 출력 전극(175)의 측면 또한 기판(110) 면에 대하여 경사진 것이 바람직하다. Side surfaces of the data line 171 and the output electrode 175 may also be inclined with respect to the substrate 110 surface.

데이터선(171), 출력 전극(175) 및 층간 절연막(160) 위에는 평탄화 특성이 우수한 유기물 따위로 만들어진 보호막(passivation)(180)이 형성되어 있다. 보호막(180)은 감광성(photosensitivity)을 가지는 물질로 사진 공정만으로 만들어질 수도 있다. 보호막(180)은 또한 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질 또는 질화 규소 따위의 무기물로 이루어질 수도 있으며, 무기물로 이루어진 하부막과 유기물로 이루어진 상부막을 포함할 수도 있다.그리고 보호막(180)은 출력 전극(175)을 노출하는 복수의 접촉 구멍(185) 및 데이터선(171)의 한쪽 끝부분을 노출하는 복수의 접촉 구멍(182)을 가진다.A passivation 180 made of an organic material having excellent planarization characteristics is formed on the data line 171, the output electrode 175, and the interlayer insulating layer 160. The passivation layer 180 may be made of only a photo process using a material having photosensitivity. The passivation layer 180 may also be formed of plasma enhanced chemical vapor deposition (PECVD), such as a-Si: C: O, a-Si: O: F, or a dielectric constant of 4.0 or less, such as dielectric constant or silicon nitride The protective layer 180 may include a lower layer of an inorganic material and an upper layer of an organic material. The protective layer 180 may include a plurality of contact holes 185 and a data line 171 exposing the output electrode 175. It has a plurality of contact holes 182 exposing one end of the.

보호막(180b) 위에는 IZO(indium zinc oxide) 또는 ITO(indium tin oxide) 등과 같이 투명한 도전 물질 또는 알루미늄이나 은 등 불투명한 반사성 도전 물질로 이루어지는 화소 전극(pixel electrode)(190) 및 접촉 보조 부재(82)가 형성되어 있다. On the passivation layer 180b, a pixel electrode 190 and a contact auxiliary member 82 made of a transparent conductive material such as IZO (indium zinc oxide) or ITO (indium tin oxide), or an opaque reflective conductive material such as aluminum or silver ) Is formed.

화소 전극(190)은 접촉 구멍(185)을 통해 소스/드레인 영역(155)에 연결된 출력 전극(175)과 연결되어 소스/드레인 영역(155) 및 출력 전극(175)으로부터 데이터 전압을 인가 받는다. The pixel electrode 190 is connected to the output electrode 175 connected to the source / drain region 155 through the contact hole 185 to receive a data voltage from the source / drain region 155 and the output electrode 175.

접촉 보조 부재(82)는 데이터선(171)의 끝 부분과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 한다. 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정한다. The contact assistant 82 serves to protect the adhesiveness between the end portion of the data line 171 and the external device. The pixel electrode 190 to which the data voltage is applied generates an electric field together with the common electrode to which the data voltage is applied to determine the direction of liquid crystal molecules of a liquid crystal layer (not shown) between the two electrodes.

그런데 앞서 설명한 바와 같이 박막 트랜지스터에 누설 전류가 있으며 화소 전극(190)의 전압이 일정하지 않고 변하며, 이에 따라 투과율 또한 변화한다. 따라서 누설 전류가 다른 박막 트랜지스터들이 불규칙하게 분포하면, 그렇지 않은 경우에 비하여, 누설 전류로 인한 평균 투과율 변화량이 위치에 따라 다르지 않고 균일하다. 그러므로 얼룩 등이 발생하지 않고 균일한 화질을 얻을 수 있다.However, as described above, there is a leakage current in the thin film transistor and the voltage of the pixel electrode 190 is not constant, and thus the transmittance also changes. Therefore, when the thin film transistors having different leakage currents are irregularly distributed, the average transmittance change due to the leakage current is uniform without being different depending on the position as compared with the case where it is not. Therefore, uniform image quality can be obtained without spots or the like.

액정 표시 장치의 경우, 화소 전극(190)과 공통 전극은 축전기[이하 '액정 축전기(liquid crystal capacitor)라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 유지 축전기(storage capacitor)라 한다. 유지 축전기는 화소 전극(190)과 유지 전극(133)을 비롯한 유지 전극선(131)의 중첩으로 만들어진다. 필요로 하는 유지 축전량에 따라서 유지 전극(133)을 형성하지 않을 수 있다. In the case of the liquid crystal display, the pixel electrode 190 and the common electrode form a capacitor (hereinafter, referred to as a 'liquid crystal capacitor') to maintain an applied voltage even after the thin film transistor is turned off. To do this, another capacitor connected in parallel with the liquid crystal capacitor is provided, which is called a storage capacitor. The storage capacitor is made by overlapping the storage electrode line 131 including the pixel electrode 190 and the storage electrode 133. The storage electrode 133 may not be formed depending on the amount of storage power required.

화소 전극(190)은 데이터선(171)과 중첩할 수 있으며 이는 개구율을 향상하기 위한 것이다.The pixel electrode 190 may overlap the data line 171 to improve the aperture ratio.

다음 도 5 내지 도 7을 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다. Next, a thin film transistor array panel according to another exemplary embodiment of the present invention will be described in detail with reference to FIGS. 5 to 7.

도 5는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 6 및 7은 도 5의 박막 트랜지스터 표시판을 VI-VI’, VII-VII’선을 따라 잘라 도시한 단면도이다.5 is a layout view illustrating a structure of a thin film transistor array panel for an organic light emitting diode display according to another exemplary embodiment, and FIGS. 6 and 7 illustrate lines VI-VI ′ and VII-VII ′ of the thin film transistor array panel of FIG. 5. It is a cross-sectional view cut along.

도 5 내지 도 7에 도시한 바와 같이, 절연 기판(110) 위에는 산화 규소 또는 질화 규소 등으로 이루어진 차단막(111)이 형성되어 있다. 그리고, 차단막(111) 위에 제1 및 제2 반도체(151a, 151b)가 형성되어 있고, 제2 반도체(151b)에는 축전기용 반도체(157)가 연결되어 있다. 제1 반도체(151a)는 제1 소스/드레인 영역 및 채널 영역(153a, 154a, 155a)을 포함하고 있으며, 제2 반도체(151b)는 제2 채널 영역 및 소스/드레인 영역(153b, 154b, 155b)을 포함한다. 5 to 7, a blocking film 111 made of silicon oxide, silicon nitride, or the like is formed on the insulating substrate 110. The first and second semiconductors 151a and 151b are formed on the blocking film 111, and the capacitor semiconductor 157 is connected to the second semiconductor 151b. The first semiconductor 151a includes a first source / drain region and channel regions 153a, 154a, and 155a, and the second semiconductor 151b includes a second channel region and source / drain regions 153b, 154b, and 155b. ).

제1 소스/드레인 영역(153a. 155a) 은 n형 불순물로 도핑되어 있고, 제2 소스/드레인 영역(153b, 155b)은 p형 불순물로 도핑되어 있다. 구동 조건에 따라서는 제1 소스/드레인 영역(153a, 155a)이 p형 불순물로 도핑되고 제2 소스/드레인 영역(153b, 155a)이 n형 불순물로 도핑될 수도 있다. The first source / drain regions 153a and 155a are doped with n-type impurities, and the second source / drain regions 153b and 155b are doped with p-type impurities. Depending on the driving conditions, the first source / drain regions 153a and 155a may be doped with p-type impurities, and the second source / drain regions 153b and 155a may be doped with n-type impurities.

그리고 제1 및 제2 반도체(151a, 151b)는 순차적 측면 고상화를 통하여 비정질 규소를 결정화한 것으로서 그 표면에는 직선 형태의 돌기가 형성되어 있다. The first and second semiconductors 151a and 151b crystallize amorphous silicon through sequential lateral solidification, and linear protrusions are formed on the surface thereof.

여기서, 제1 반도체(151a)는 스위칭 박막 트랜지스터의 반도체이며, 제2 반도체(152b)는 구동 박막 트랜지스터의 반도체이다. Here, the first semiconductor 151a is a semiconductor of the switching thin film transistor, and the second semiconductor 152b is a semiconductor of the driving thin film transistor.

반도체(151a, 151b, 157) 위에는 산화 규소 또는 질화 규소로 이루어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 게이트선(121) 및 유지 전극(133)이 형성되어 있다. 제1 게이트 전극(124a)은 게이트선(121)에 연결 되어 가지 모양으로 형성되어 있고 제1 반도체의 채널 영역(154a)과 중첩하고 있으며, 제2 게이트 전극(124b)은 게이트선(121)과는 분리되어 있고 제2 반도체(151b)의 채널 영역(제2 채널부, 154b)과 중첩하고 있다. 유지 전극(133)은 제2 게이트 전극(124b)과 연결되어 있고, 반도체의 유지 전극부(157)와 중첩되어 있다. A gate insulating layer 140 made of silicon oxide or silicon nitride is formed on the semiconductors 151a, 151b, and 157. The gate line 121 and the storage electrode 133 are formed on the gate insulating layer 140. The first gate electrode 124a is connected to the gate line 121 to have a branch shape and overlaps the channel region 154a of the first semiconductor. The second gate electrode 124b is connected to the gate line 121. Are separated and overlap with the channel region (second channel portion 154b) of the second semiconductor 151b. The storage electrode 133 is connected to the second gate electrode 124b and overlaps the storage electrode portion 157 of the semiconductor.

여기서 게이트 전극(124a, 124b)과 반도체(151)가 중첩하는 위치는 동일하지 않고 불규칙적이다. 그래서 게이트 전극(124a, 124b)와 중첩하는 반도체(151) 부분에 형성되어 있는 돌기의 수는 일정하지 않으며 불규칙적으로 분포한다. 따라서, 게이트 전극(124a, 124b)에 따라 정의되는 저농도 도핑 영역(152a, 152b) 및 채널 영역(154a, 154b)에 포함되어 있는 돌기의 수도 일정하지 않으며 불규칙적으로 분포한다. The positions where the gate electrodes 124a and 124b and the semiconductor 151 overlap with each other are not the same and irregular. Therefore, the number of protrusions formed in the portion of the semiconductor 151 overlapping the gate electrodes 124a and 124b is not constant and is distributed irregularly. Therefore, the number of protrusions included in the lightly doped regions 152a and 152b and the channel regions 154a and 154b defined by the gate electrodes 124a and 124b is not uniform and irregularly distributed.

박막 트랜지스터는 꺼져 있을 때도 누설 전류를 흘릴 수 있는데 누설 전류의 크기는 돌기의 수에 따라 달라진다. 따라서 도 3에 도시한 바와 같이, 반도체(151)와 중첩하는 게이트 전극(124a, 124b)의 위치를 변화시켜 채널 영역(152a, 152b) 및 저농도 도핑 영역(152a, 152b)에 포함되는 돌기의 수를 다양하게 하며, 불규칙적으로 분포하도록 한다. Thin film transistors can also leak current when turned off, and the magnitude of the leakage current depends on the number of protrusions. Therefore, as shown in FIG. 3, the number of protrusions included in the channel regions 152a and 152b and the lightly doped regions 152a and 152b by changing the positions of the gate electrodes 124a and 124b overlapping the semiconductor 151. To vary and distribute irregularly.

게이트선(121) 및 유지 전극(133)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막(도시하지 ??음)을 포함하는 다중막 구 조를 가질 수 있다. 이중 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어진다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.The gate line 121 and the sustain electrode 133 may be formed of aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, copper-based metal such as copper (Cu) or copper alloy, Molybdenum-based metals such as molybdenum (Mo) or molybdenum alloy, chromium (Cr), tantalum (Ta) and titanium (Ti) and the like. However, the gate line 121 may have a multilayer structure including two conductive layers (not shown) having different physical properties. One of the conductive layers is made of a low resistivity metal, for example, an aluminum-based metal, a silver-based metal, or a copper-based metal so as to reduce a signal delay or voltage drop of the gate line 121. The other conductive layer may be made of another material, particularly a material having excellent physical, chemical and electrical contact properties with indium tin oxide (ITO) and indium zinc oxide (IZO), such as molybdenum-based metal, chromium, tantalum, or titanium. . A good example of such a combination is a chromium bottom film and an aluminum top film, and an aluminum bottom film and a molybdenum top film.

게이트선(121)과 제1 및 제2 게이트 전극(124a, 124b) 및 유지 전극(133)의 위에는 제1 층간 절연막(801)이 형성되어 있고, 제1 층간 절연막(801) 위에는 데이터 신호를 전달하는 데이터선(171), 전원 전압을 공급하는 선형의 전원 전압용 전극(172), 제1 및 제2 입력 전극(173a, 173b) 및 제1 및 제2 출력 전극(175a, 175b)이 형성되어 있다. A first interlayer insulating layer 801 is formed on the gate line 121, the first and second gate electrodes 124a and 124b, and the storage electrode 133, and transmits a data signal on the first interlayer insulating layer 801. A data line 171, a linear power supply voltage electrode 172 for supplying a power supply voltage, first and second input electrodes 173a and 173b, and first and second output electrodes 175a and 175b are formed. have.

제1 입력 전극(173a)은 데이터선(171)의 일부이며 분지의 형태를 취하고 있으며 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(181)를 통하여 제1 소스/드레인 영역(153a)과 연결되어 있고, 제2 소스/드레인 영역(155b)은 전원 전압용 전극(172)의 일부로 분지의 형태를 취하고 있으며 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(184)를 통하여 제2 소스/드레인 영역(153b)과 연결되어 있다. The first input electrode 173a is a part of the data line 171 and has a branch shape, and the first source / through the contact hole 181 penetrating the first interlayer insulating film 801 and the gate insulating film 140. It is connected to the drain region 153a, and the second source / drain region 155b has a branched shape as part of the electrode for the power voltage 172, and passes through the first interlayer insulating film 801 and the gate insulating film 140. It is connected with the 2nd source / drain area | region 153b through the contact hole 184 which is made.

제1 출력 전극(175a)은 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(182, 183)를 통하여 제1 소스/드레인 영역(155a) 및 제2 게이트 전극(124b)과 접촉하여 이들을 서로 전기적으로 연결하고 있다. 제2 출력 전극(175b)은 제1 층간 절연막(801)과 게이트 절연막(140)을 관통하고 있는 접촉구(186)를 통하여 제2 소스/드레인 영역(155b)과 연결되어 있으며, 데이터선(171)과 동일한 물질로 이루어져 있다. The first output electrode 175a is provided with the first source / drain region 155a and the second gate electrode 124b through the contact holes 182 and 183 penetrating the first interlayer insulating layer 801 and the gate insulating layer 140. ) And they are electrically connected to each other. The second output electrode 175b is connected to the second source / drain region 155b through the contact hole 186 penetrating the first interlayer insulating layer 801 and the gate insulating layer 140, and the data line 171. It is made of the same material as).

데이터선(171), 전원 전압용 전극(172) 및 제1 및 제2 출력 전극(175a, 175b) 위에는 질화 규소 또는 산화 규소 또는 유기 절연 물질 등으로 이루어진 제2 층간 절연막(802)이 형성되어 있으며, 제2 층간 절연막(802)은 제2 출력 전극(175b)을 드러내는 접촉구(185)를 가진다.A second interlayer insulating film 802 made of silicon nitride, silicon oxide, or an organic insulating material is formed on the data line 171, the power voltage electrode 172, and the first and second output electrodes 175a and 175b. The second interlayer insulating film 802 has a contact hole 185 exposing the second output electrode 175b.

제2 층간 절연막(802) 상부에는 접촉구(185)를 통하여 제2 출력 전극(175b)과 연결되어 있는 화소 전극(190)이 형성되어 있다. 화소 전극(190)은 알루미늄 또는 은 합금 등의 반사성이 우수한 물질로 형성하는 것이 바람직하다. The pixel electrode 190 connected to the second output electrode 175b is formed on the second interlayer insulating layer 802 through the contact hole 185. The pixel electrode 190 is preferably formed of a material having excellent reflectivity such as aluminum or silver alloy.

그러나, 필요에 따라서는 화소 전극(190)을 ITO (Indium Tin Oxide) 또는 IZO(Indium zinc Oxide) 등의 투명한 절연 물질로 형성할 수도 있다. 투명한 도전 물질로 이루어진 화소 전극(190)은 표시판의 아래 방향으로 화상을 표시하는 바텀 방출(bottom emission) 방식의 유기 발광에 적용한다. 불투명한 도전 물질로 이루어진 화소 전극(190)은 표시판의 상부 방향으로 화상을 표시하는 탑 방출(top emission) 방식의 유기 발광에 적용한다. However, if necessary, the pixel electrode 190 may be formed of a transparent insulating material such as indium tin oxide (ITO) or indium zinc oxide (IZO). The pixel electrode 190 made of a transparent conductive material is applied to a bottom emission organic light emitting diode that displays an image in a downward direction of the display panel. The pixel electrode 190 made of an opaque conductive material is applied to top emission organic light emitting diodes that display an image in an upper direction of the display panel.

제2 층간 절연막(802) 상부에는 유기 절연 물질로 이루어져 있으며, 유기 발광 셀을 분리시키기 위한 격벽(803)이 형성되어 있다. 격벽(803)은 화소 전극 (190) 주변을 둘러싸서 유기 발광층(70)이 채워질 영역을 한정하고 있다. 격벽 (803)은 검정색 안료를 포함하는 감광제를 노광, 현상하여 형성함으로써 차광막의 역할을 하도록 하고, 동시에 형성 공정도 단순화할 수 있다. 격벽(803)에 둘러싸인 화소 전극(190) 위의 영역에는 유기 발광층(70)이 형성되어 있다. 유기 발광층(70)은 적색, 녹색, 청색 중 어느 하나의 빛을 내는 유기 물질로 이루어지며, 적색, 녹색 및 청색 유기 발광층(70)이 순서대로 반복적으로 배치되어 있다. An organic insulating material is formed on the second interlayer insulating layer 802, and a partition 803 is formed to separate the organic light emitting cells. The partition 803 surrounds the pixel electrode 190 to define a region in which the organic emission layer 70 is to be filled. The partition wall 803 serves as a light shielding film by exposing and developing a photosensitive agent containing a black pigment, and at the same time, the forming process can be simplified. An organic emission layer 70 is formed in an area on the pixel electrode 190 surrounded by the partition 803. The organic light emitting layer 70 is formed of an organic material emitting one of red, green, and blue light, and the red, green, and blue organic light emitting layers 70 are repeatedly arranged in sequence.

유기 발광층(70)과 격벽(803) 위에는 버퍼층(804)이 형성되어 있다. 버퍼층(804)은 필요에 따라서는 생략될 수 있다. The buffer layer 804 is formed on the organic light emitting layer 70 and the partition 803. The buffer layer 804 may be omitted as necessary.

버퍼층(804) 위에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있다. 만약 화소 전극(190)이 ITO 또는 IZO 등의 투명한 도전 물질로 이루어지는 경우에는 공통 전극(270)은 알루미늄 등의 반사성이 좋은 금속으로 이루어질 수 있다.The common electrode 270 is formed on the buffer layer 804. The common electrode 270 is made of a transparent conductive material such as ITO or IZO. If the pixel electrode 190 is made of a transparent conductive material such as ITO or IZO, the common electrode 270 may be made of a metal having good reflectivity such as aluminum.

한편, 도시하지는 않았으나 공통 전극(270)의 전도성을 보완하기 위하여 저항이 낮은 금속으로 보조 전극을 형성할 수도 있다. 보조 전극은 공통 전극(270)과 버퍼층(804) 사이 또는 공통 전극(270) 위에 형성할 수 있으며, 유기 발광층(70)과는 중첩하지 않도록 격벽(803)을 따라 매트릭스 모양으로 형성하는 것이 바람직하다.Although not shown, an auxiliary electrode may be formed of a metal having low resistance to compensate for the conductivity of the common electrode 270. The auxiliary electrode may be formed between the common electrode 270 and the buffer layer 804 or on the common electrode 270. The auxiliary electrode may be formed in a matrix shape along the partition wall 803 so as not to overlap the organic light emitting layer 70. .

이처럼, 본 발명에서는 반도체와 게이트 전극의 중첩 위치를 다양하고 불규칙적으로 변화시켜, 채널 영역 또는 저농도 도핑 영역에 포함되어 있는 돌기의 수에 따른 박막 트랜지스터의 전기적, 광학적 특성을 다양하고 불규칙적으로 분포하 도록 하여 균일한 화질의 박막 트랜지스터 표시판을 제공한다. As described above, in the present invention, the overlapping positions of the semiconductor and the gate electrode are varied and irregularly, so that the electrical and optical characteristics of the thin film transistors may be varied and irregularly distributed according to the number of protrusions included in the channel region or the lightly doped region. By providing a thin film transistor array panel of uniform image quality.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

Claims

기판,Board,

상기 기판 위에 형성되어 있으며 제1 및 제2 소스/드레인 영역, 채널 영역을 포함하며 다결정 규소로 이루어지는 복수의 반도체,A plurality of semiconductors formed on the substrate and including first and second source / drain regions and channel regions and made of polycrystalline silicon;

상기 반도체 위에 형성되어 있는 게이트 절연막,A gate insulating film formed on the semiconductor,

상기 게이트 절연막 위에 형성되어 있으며 상기 채널 영역과 중첩하는 게이트 전극을 가지는 복수의 게이트선,A plurality of gate lines formed on the gate insulating layer and having a gate electrode overlapping the channel region;

상기 게이트 절연막 위에 형성되어 있으며 상기 제1 소스/드레인 영역과 연결되어 있는 복수의 데이터선, 그리고A plurality of data lines formed on the gate insulating layer and connected to the first source / drain region, and

상기 게이트 절연막 위에 형성되어 있으며 상기 제2 소스/드레인 영역과 연결되어 있는 화소 전극을 포함하고,A pixel electrode formed on the gate insulating layer and connected to the second source / drain region;

상기 데이터선과 상기 게이트 전극의 거리는 다양하며 불규칙적으로 분포하는 박막 트랜지스터 표시판.A thin film transistor array panel in which the distance between the data line and the gate electrode is varied and distributed irregularly.

제1항에서,In claim 1,

상기 반도체는 상기 소스/드레인 영역과 채널 영역 사이에 형성되어 있는 저농도 도핑 영역을 더 포함하는 박막 트랜지스터 표시판.The semiconductor panel further includes a lightly doped region formed between the source / drain region and the channel region.

제1항에서,In claim 1,

상기 반도체는 상기 순차적 측면 고상화 공정으로 형성된 돌기를 포함하고 상기 채널 영역에 포함되어 있는 돌기의 수는 일정하지 않으며, 상기 기판에서 불규칙적으로 분포하는 박막 트랜지스터 표시판.The semiconductor substrate includes protrusions formed by the sequential side-solidification process, and the number of the protrusions included in the channel region is not constant, and the TFTs are irregularly distributed on the substrate.

제2항에서,In claim 2,

상기 반도체는 순차적 측면 고상화 공정으로 형성된 돌기를 포함하고 상기 저농도 도핑 영역에 포함되어 있는 돌기의 수는 일정하지 않으며, 상기 기판에서 불규칙적으로 분포하는 박막 트랜지스터 표시판 The semiconductor includes protrusions formed by a sequential lateral solidification process, and the number of protrusions included in the lightly doped region is not constant, and the TFTs are irregularly distributed on the substrate.

제1항에서,In claim 1,

상기 게이트선과 나란한 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.The thin film transistor array panel further includes a storage electrode line parallel to the gate line.

제1항에서,In claim 1,

상기 절연 기판과 상기 반도체 사이에 형성되어 있는 차단막을 더 포함하는 박막 트랜지스터 표시판. The thin film transistor array panel of claim 1, further comprising a blocking layer formed between the insulating substrate and the semiconductor.

제1항에서,In claim 1,

상기 게이트선 및 상기 데이터선과 상기 화소 전극 사이에 형성되어 있는 보호막을 더 포함하는 박막 트랜지스터 표시판.And a passivation layer formed between the gate line and the data line and the pixel electrode.

제1항에서,In claim 1,

상기 게이트선과 상기 데이터선의 사이에 형성되어 있는 층간 절연막, 그리고 An interlayer insulating film formed between the gate line and the data line, and

상기 층간 절연막과 상기 보호막 사이에 형성되어 있으며 상기 제2 소스/드레인 영역과 상기 화소 전극에 연결되어 있는 출력 전극을 더 포함하는 박막 트랜지스터 표시판.And an output electrode formed between the interlayer insulating layer and the passivation layer and connected to the second source / drain region and the pixel electrode.

제1항에서,In claim 1,

상기 화소 전극 상부에 형성되어 있는 격벽,Barrier ribs formed on the pixel electrodes;

상기 격벽에 둘러싸진 발광층을 더 포함하는 박막 트랜지스터 표시판.And a light emitting layer surrounded by the partition wall.