KR20060082096A - 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 표시판 Download PDF

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KR20060082096A
KR20060082096A KR1020050002535A KR20050002535A KR20060082096A KR 20060082096 A KR20060082096 A KR 20060082096A KR 1020050002535 A KR1020050002535 A KR 1020050002535A KR 20050002535 A KR20050002535 A KR 20050002535A KR 20060082096 A KR20060082096 A KR 20060082096A
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류혜영
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Abstract

본 발명에서는 박막 트랜지스터 표시판의 TEG(Test Element Group)에 색필터를 형성한 박막 트랜지스터 표시판을 제공하고자 한다.
색필터를 포함하는 화소의 저항 및 커패시턴스를 측정할 수 있는 TEG를 형성함으로써, 색필터의 존재로 인하여 발생되는 특성의 차이를 예측할 수 있어 화소 설계를 정확하게 할 수 있으며, 불량을 줄일 수 있다.
TEG, 색필터, 저항, 커패시턴스, 테스트

Description

박막 트랜지스터 표시판{THIN FILM TRANSISTOR ARRAY PANEL}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 도 1의 II-II'-II" 선을 따라 잘라 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 형성되어 있는 TEG(Test Element Group) 배치도이다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서 TEG(Test Element Group)가 형성될 수 있는 영역을 예시하는 도면이다.
도 5는 본 발명의 실시예에 따른 데이터선과 화소 전극의 접촉 저항을 측정하는 TEG(Test Element Group)의 단면을 보여주는 도면이다.
도 6은 본 발명의 실시예에 따른 게이트선과 화소 전극간의 캐패시턴스를 측정하는 TEG(Test Element Group)의 단면을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 데이터선과 화소 전극간의 캐패시턴스를 측정하는 TEG(Test Element Group)의 단면을 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 표시 영역 20: 패드 영역
100: 박막 트랜지스터 표시판 110: 절연 기판
121: 게이트선 124: 게이트 전극
140: 게이트 절연막 151, 154: 반도체
171: 데이터선 173: 소스 전극
175: 드레인 전극 177: 유지용 도전체
180a: 하부 보호막 180b: 상부 보호막
230: 색필터 182, 185, 187: 접촉 구멍
190: 화소 전극
50: TEG(Test Element Group) 55: 개별 TEG
197: TEG용 패드 186, 188: TEG 접촉 구멍
본 발명은 박막 트랜지스터 표시판에 대한 발명이다.
액정 표시 장치는 가장 널리 사용되는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장을 생성하는 전계 생성 전극을 가지고 있으며, 간극(間隙)을 두고 있는 두 표시판과 표시판 사이의 간극에 채워진 액정층을 포함한다. 이러한 액정 표시 장치에서는 두 전계 생성 전극에 전압을 인가하여 액정층에 전계를 형성함으로써 액정 분자들의 배향을 결정하고 입사광의 편광을 조절하여 영상을 표시한다.
이러한 액정 표시 장치는 전계 생성 전극과 이에 연결된 박막 트랜지스터를 포함하며 행렬의 형태로 배열되어 있는 복수의 화소와 이에 신호를 전달하는 복수의 신호선을 포함한다. 신호선에는 주사 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선 등이 있으며, 각 화소는 전계 생성 전극과 박막 트랜지스터 외에도 색상을 표시하기 위한 색필터를 포함한다.
게이트선, 데이터선, 화소 전극 및 박막 트랜지스터는 두 표시판 중 한쪽에 배치되어 있으며 다른 표시판에는 공통 전극과 색필터 따위가 구비되어 있는 것이 일반적이다. 그러나 색필터가 박막 트랜지스터와 동일한 표시판에 형성되는 경우가 있는데, 이러한 경우에는 기존의 액정 표시 장치와 차이점이 발생한다.
박막 트랜지스터 표시판에는 박막 트랜지스터의 특성, 커패시턴스 및 저항을 용이하게 측정할 수 있도록 TEG(Test Element Group)가 형성되어 있다.
그러나 색필터가 박막 트랜지스터 표시판에 형성되는 경우에는 기존의 TEG(Test Element Group)를 사용하여 저항 및 커패시턴스를 측정하는 경우 실제 저항 및 커패시턴스와 차이가 발생된다. 이는 색필터가 추가로 형성되어 층간의 유전율이 변하기 때문이다.
TEG(Test Element Group)에서 측정된 저항 및 커패시턴스 값을 이용하여 화소의 박막 트랜지스터의 특성을 예측할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터 표시판에 색필터를 형성하더라도 TEG(Test Element Group)를 통하여 저항 및 캐패시턴스를 정확하게 측정할 수 있는 박막 트랜지스터 표시판을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명에서는 박막 트랜지스터 표시판의 TEG(Test Element Group)에 색필터를 형성한 박막 트랜지스터 표시판을 제공하고자 한다.
구체적으로는, 게이트선, 데이터선, 박막 트랜지스터, 색필터 및 화소 전극을 포함하는 화소, 상기 화소와 동일한 재료 및 공정을 통하여 형성되며 제1 패드, 제2 패드 및 상기 제1 패드와 상기 제2 패드의 사이에 형성되는 적층 구조를 포함하는 TEG(test element group)를 포함하는 박막 트랜지스터 표시판에 대한 것이며,
상기 TEG는 마더 글라스에서 표시 영역과 패드 영역을 제외한 영역에 형성되어 있는 것이 바람직하며,
상기 TEG는 데이터선, 보호막, 색필터, 화소 전극의 순서대로 적층되고, 상기 보호막과 상기 색필터에 형성되어 있는 개구부를 통하여 상기 화소 전극이 상기 데이터선과 연결되어 있는 적층 구조를 가지며, 상기 제1 패드는 데이터선과 연결되어 있고, 상기 제2 패드는 화소 전극과 연결되어 있는 것이 바람직하며,
상기 제1 및 제2 패드에 전류를 인가하여 저항을 측정하는 것이 바람직하며,
상기 색필터와 상기 화소 전극 사이에 제2 보호막을 더 포함하는 것이 바람직하며,
상기 TEG는 게이트선, 게이트 절연막, 보호막, 색필터, 화소 전극의 순서대로 적층되어 있는 적층 구조를 가지며, 상기 제1 패드는 게이트선과 연결되어 있고, 상기 제2 패드는 화소 전극과 연결되어 있는 것이 바람직하며,
상기 제1 및 제2 패드에 전압을 인가한 후 시간에 따른 전류의 변화량을 측정하고, 이 값을 적분하여 커패시턴스를 측정하는 것이 바람직하며,
상기 색필터와 상기 화소 전극 사이에 제2 보호막을 더 포함하는 것이 바람직하며,
상기 TEG는 데이터선, 보호막, 색필터, 화소 전극의 순서대로 적층되어 있는 층상 구조를 가지며, 상기 제1 패드는 데이터선과 연결되어 있고, 상기 제2 패드는 화소 전극과 연결되어 있는 것이 바람직하며,
상기 제1 및 제2 패드에 전압을 인가한 후 시간에 따른 전류의 변화량을 측정하고, 이 값을 적분하여 커패시턴스를 측정하는 것이 바람직하며,
상기 색필터와 상기 화소 전극 사이에 제2 보호막을 더 포함하는 것이 바람직하며,
상기 TEG는 색필터별로 각각 형성되는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함 한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 포함하는 액정 표시 장치를 도 1의 II-II'-II"선을 따라 잘라 도시한 단면도이다.
본 발명의 한 실시예에 따른 액정 표시 장치는 박막 트랜지스터 표시판(100), 이와 마주보고 있는 상부 표시판(도시하지 않음), 박막 트랜지스터 표시판(100)과 상부 표시판 사이에 들어 있는 액정층(도시하지 않음) 등을 포함한다.
또한 실시예에 따른 액정 표시 장치는 박막 트랜지스터 표시판(100)과 상부 표시판의 바깥 면에 부착되어 있는 편광판(도시하지 않음)과 박막 트랜지스터 표시판(100)과 상부 표시판과 편광판의 사이에 위치하며 액정층을 통과하는 빛의 위상을 보상하기 위한 보상판(도시하지 않음)을 포함할 수 있다.
이때, 액정층은 수직 배향 방식 또는 비틀린 네마틱 배향 방식으로 배향될 수 있으며, 박막 트랜지스터 표시판(100)과 상부 표시판의 중심 면에 대하여 대칭으로 구부러짐 배열을 가질 수도 있다. 편광판의 투과축은 서로 수직하거나 평행하게 배치될 수 있다.
상부 표시판은 유리등의 투명한 절연 물질로 이루어진 상부 기판, 상부 기판 위에 형성되어 있으며 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극, 그리고 그 위에 도포되어 있는 배향막을 포함한다.
박막 트랜지스터 표시판(100)에 대해서 설명하자면, 투명한 유리 따위의 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 각 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 복수의 게이트 전극(124)과 아래로 돌출한 복수의 돌출부(projection)(127) 및 다른 층 또는 외부의 구동 회로와의 접속을 위하여 면적이 넓은 끝부분을 포함한다. 구동 회로는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)에 장착되거나 기판(110) 위에 바로 장착될 수 있다.
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열의 금속, 구리(Cu)나 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 이루어질 수 있다. 그러나 게이트선(121)은 물리적 성질이 다른 두 개의 도전막을 포함하는 다층막 구조를 가질 수 있다. 이중 한 도전막은 게이트선(121)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열의 금속, 은 계열의 금속, 구리 계열의 금속으로 이루어진다. 다른 하나의 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 또는 티타늄 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다.
게이트선(121)의 측면은 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30~80°인 것이 바람직하다.
게이트선(121) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon, a-Si) 또는 다결정 규소 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(projection)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한, 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮는다.
반도체(151) 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110)의 표면에 대하여 경사져 있으며 그 경사각은 약 30-80°인 것이 바람직하다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 장치와의 접속을 위하여 면적이 넓은 끝부분을 가지고 있다.
한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)을 중심으로 서로 반대쪽에 위치한다. 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 몰리브덴, 크롬, 탄탈륨, 티타늄 따위의 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어지는 것이 바람직하다. 그러나 이들 또한 저항이 낮은 도전막과 접촉 특성이 좋은 도전막을 포함하는 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터선(171), 드레인 전극(175)도 게이트선(121)과 마찬가지로 그 측면이 기판(110)의 표면에 대해서 약 30~80°의 각도로 기울어져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한 다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있다. 선형 반도체(151)는 또한 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 표면의 프로파일을 완만하게 하여 데이터선(171)의 단선을 방지할 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 질화규소 또는 산화규소로 이루어진 하부 보호막(180a)이 형성되어 있다.
하부 보호막(180a) 위에는 적색, 녹색, 청색 색필터(230R, 230G, 230B)가 형성되어 있다. 각각의 색필터(230R, 230G, 230B)는 세로 방향으로 길게 뻗어 있다. 이와 달리 게이트선(121)과 데이터선(171)으로 구획되는 영역 내에 색필터(230R, 230G, 230B)가 직사각형 모양으로 형성되어 있을 수도 있다.
색필터(230R, 230G, 230B) 위에는 평탄화 특성이 우수한 유기물 따위로 만들어진 상부 보호막(180b)이 형성되어 있다. 상부 보호막(180b)은 감광성(photosensitivity)을 가질 수 있으며 플라스마 화학 기상 증착 (plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등 유전 상수 4.0 이하의 저유전율 절연 물질로 이루어질 수도 있다.
하부 및 상부 보호막(180a, 180b)에는 데이터선(171)의 한 쪽 끝부분과 드레인 전극(175)과 유지 축전기용 도전체(177)의 적어도 일부를 각각 노출하는 복수의 접촉 구멍(contact hole)(182, 185, 187)이 구비되어 있다. 또한, 하부 및 상부 보호막(180a, 180b)과 게이트 절연막(140)에는 게이트선(121)의 끝부분을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다. 한편, 색필터(230R, 230G, 230B)도 드레인 전극(175) 및 유지 축전기용 도전체(177)를 드러내는 개구부(235, 237)를 가지는데, 도면에 나타난 바와 같이 색필터(230R, 230G, 230B)의 개구부(235, 237)는 보호막(180a, 180b)의 접촉 구멍(185, 187)보다 크다. 그러나 상부 보호막(180b)의 접촉 구멍(185, 187)이 개구부(235, 237)보다 클 수도 있으며 이 경우에는 계단 모양의 측벽이 만들어진다.
보호막(180a, 180b) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.
화소 전극(190)은 개구부(235, 237) 및 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 박막 트랜지스터 표시판(100)과 상부 표시판 사이의 액정층의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기(이하 “액정 축전기”라 함)를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)(이를 전단 게이트선이라 함)의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 돌출부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 돌출부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 할 수 있다. 이와는 달리 별도의 유지 전극선(도시하지 않음)과 화소 전극(190)을 중첩시켜 유지 축전기를 만들 수 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 각각 게이트선(121)과 데이터선(171)의 노출된 끝부분과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 끝부분과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
마지막으로 화소 전극(190), 접촉 보조 부재(81, 82) 및 보호막(180) 위에는 배향막(alignment)(11)이 형성되어 있다
이러한 구성을 가지는 박막 트랜지스터 표시판에는 화소에서 저항 및 커패시턴스를 측정하기 위하여 TEG(Test Element Group)가 형성되어 있다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 형성되어 있는 TEG(Test Element Group) 배치도이고, 도 4는 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서 TEG(Test Element Group)가 형성될 수 있는 영역을 예시하는 도면이다.
도 3에 도시하고 있는 바와 같이, TEG(Test Element Group; 50)에는 캐패시턴스와 저항을 측정할 수 있는 개별 TEG(55)가 형성되어 있다. 도 3에서 도시하고 있는 개별 TEG(55)는 TEG의 위치만을 명확하게 나타내고 있다. 개별 TEG(55)의 구조는 한 쌍의 TEG용 접촉 패드(197)와 그 사이에 형성되어 있는 적층 구조로 이루어져 있으며, 적층 구조의 단면은 도 5 내지 도 7에 도시되어 있다. 적층 구조는 박막 트랜지스터 표시판의 화소를 형성하는 재료 및 공정과 동일한 재료 및 공정을 통하여 형성된다.
도 3에서 gate는 게이트선(121)을 의미하며, SD는 데이터선(171) 또는 소스 전극(173) 및 드레인 전극(175)을 의미한다. ITO는 화소 전극(190)을 의미하고, ACT는 반도체(150)를 의미한다. 각각의 개별 TEG(55)는 해당 TEG에서 측정할 수 있는 값을 측정할 수 있도록 패드(197)가 형성되어 있다. 또한, 도 3에서 도시하고 있는 바와 같이 개별 TEG(55)는 좌우 간격은 X, 상하 간격은 Y로 일정한 간격으로 형성되어 있다. 일반적으로 좌우 간격은 3000㎛로 형성하며, 상하 간격은 800㎛로 형성한다.
도 4에 도시하고 있는 바와 같이, TEG(Test Element Group; 50)는 마더 글라스에서 표시 영역(10) 및 패드 영역(20)의 외부에 형성되며, 도 4에 도시하고 있는 영역에 한정되는 것이 아니다.
도 5 내지 도 7은 개별 TEG(55)의 TEG용 패드(197)사이의 적층 구조의 단면을 도시하는 도면이다.
도 5는 본 발명의 실시예에 따른 데이터선과 화소 전극의 접촉 저항을 측정하는 TEG(Test Element Group)의 단면을 보여주는 도면이고, 도 6은 본 발명의 실시예에 따른 게이트선과 화소 전극간의 캐패시턴스를 측정하는 TEG(Test Element Group)의 단면을 보여주는 도면이고, 도 7은 본 발명의 실시예에 따른 데이터선과 화소 전극간의 캐패시턴스를 측정하는 TEG(Test Element Group)의 단면을 보여주는 도면이다.
도 5에서 도시하고 있는 데이터선과 화소 전극의 저항 측정용 개별 TEG(55)의 적층 구조를 살펴보면 아래와 같다.
데이터선(171) 형성되어 있으며, 그 위에 하부 보호막(180a)이 형성되어 있으며, 그 위에 색필터(230), 상부 보호막(180b) 및 화소 전극(190)이 순서대로 적층되어 있다. 하부 보호막(180a), 색필터(230) 및 상부 보호막(180b)에는 접촉 구멍(188)이 형성되어 있어서 화소 전극(190)이 데이터선(171)과 연결되어 있다. 하나의 TEG용 패드(197)는 보호막(180a)의 개구부(186)를 통하여 데이터선(171)의 일단과 연결되어 있으며, 다른 하나는 화소 전극(190)과 연결되어 있다. 한 쌍의 TEG용 패드(197)에 전류를 흘리면 데이터선(171), 데이터선(171)과 화소 전극(190)의 접촉부 및 화소 전극(190)을 통하여 전류가 흐르게 되며, 한 쌍의 TEG용 패드(197) 양단에 전압이 걸린다. 이 전압을 측정하면 데이터선과 화소 전극 사이의 접촉 저항을 알 수 있다.
도 6 및 도 7에서는 커패시턴스를 측정하는 개별 TEG(55)의 적층 구조 단면을 도시하고 있다. 도 6은 게이트선(121)과 화소 전극(190)사이의 커패시턴스를 측정할 수 있는 구조이며, 도 7은 데이터선(171)과 화소 전극(190)사이의 커패시턴스를 측정할 수 있는 구조이다.
도 6은 게이트선(121)위에 게이트 절연막(140), 하부 보호막(180a), 색필터 (230), 상부 보호막(180b) 및 화소 전극(190)이 순서대로 적층되어 있다. 하나의 TEG용 패드(197)는 게이트 절연막(140), 하부 보호막(180a), 색필터(230) 및 상부 보호막(180b)에 형성된 접촉 구멍(186)을 통하여 게이트선(121)과 연결되어 있으며, 다른 하나의 TEG용 패드(197)는 화소 전극(190)과 연결되어 있다.
도 7은 데이터선(171)위에 하부 보호막(180a), 색필터(230), 상부 보호막(180b) 및 화소 전극(190)이 순서대로 적층되어 있다. 하나의 TEG용 패드(197)는 하부 보호막(180a), 색필터(230) 및 상부 보호막(180b)에 형성된 접촉 구멍(186)을 통하여 데이터선(171)과 연결되어 있으며, 다른 하나의 TEG용 패드(197)는 화소 전극(190)과 연결되어 있다.
도 6과 도 7에서 도시하고 있는 TEG(55)에서는 TEG용 패드(197)에 전압을 인가한 후 시간에 따른 전류의 변화량을 측정하고, 이 값을 적분하여 커패시턴스를 구할 수 있다.
도 5 내지 도 7의 개별 TEG(55)는 색필터별로 각각 형성되는 것이 바람직하다. 즉, 적, 녹, 청의 색필터를 가지는 경우 적색, 녹색, 청색의 색필터(230)를 포함하는 개별 TEG(55)를 형성하여 각각의 경우의 저항 및 커패시턴스를 측정하여 각각의 색을 나타내는 화소별 저항, 커패시턴스 및 트랜지스터의 특성을 명확하게 예측할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 살펴본 바와 같이, 색필터를 포함하는 화소의 저항 및 커패시턴스를 측정할 수 있는 TEG를 형성함으로써, 색필터의 존재로 인하여 발생되는 특성의 차이를 예측할 수 있어 화소 설계를 정확하게 할 수 있으며, 불량을 줄일 수 있다.

Claims (12)

  1. 게이트선, 데이터선, 박막 트랜지스터, 색필터 및 화소 전극을 포함하는 화소,
    상기 화소와 동일한 재료 및 공정을 통하여 형성되며 제1 패드, 제2 패드 및 상기 제1 패드와 상기 제2 패드의 사이에 형성되는 적층 구조를 포함하는 TEG(test element group)
    를 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 TEG는 마더 글라스에서 표시 영역과 패드 영역을 제외한 영역에 형성되어 있는 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 TEG는 데이터선, 보호막, 색필터, 화소 전극의 순서대로 적층되고, 상기 보호막과 상기 색필터에 형성되어 있는 개구부를 통하여 상기 화소 전극이 상기 데이터선과 연결되어 있는 적층 구조를 가지며,
    상기 제1 패드는 데이터선과 연결되어 있고, 상기 제2 패드는 화소 전극과 연결되어 있는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 및 제2 패드에 전류를 인가하여 저항을 측정하는 박막 트랜지스터 표시판.
  5. 제3항에서,
    상기 색필터와 상기 화소 전극 사이에 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  6. 제1항에서,
    상기 TEG는 게이트선, 게이트 절연막, 보호막, 색필터, 화소 전극의 순서대로 적층되어 있는 적층 구조를 가지며,
    상기 제1 패드는 게이트선과 연결되어 있고, 상기 제2 패드는 화소 전극과 연결되어 있는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 제1 및 제2 패드에 전압을 인가한 후 시간에 따른 전류의 변화량을 측정하고, 이 값을 적분하여 커패시턴스를 측정하는 박막 트랜지스터 표시판.
  8. 제6항에서,
    상기 색필터와 상기 화소 전극 사이에 제2 보호막을 더 포함하는 박막 트랜 지스터 표시판.
  9. 제1항에서,
    상기 TEG는 데이터선, 보호막, 색필터, 화소 전극의 순서대로 적층되어 있는 층상 구조를 가지며,
    상기 제1 패드는 데이터선과 연결되어 있고, 상기 제2 패드는 화소 전극과 연결되어 있는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 및 제2 패드에 전압을 인가한 후 시간에 따른 전류의 변화량을 측정하고, 이 값을 적분하여 커패시턴스를 측정하는 박막 트랜지스터 표시판.
  11. 제9항에서,
    상기 색필터와 상기 화소 전극 사이에 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  12. 제1항에서,
    상기 TEG는 색필터별로 각각 형성되는 박막 트랜지스터 표시판.
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* Cited by examiner, † Cited by third party
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CN102736298A (zh) * 2011-04-11 2012-10-17 株式会社日立显示器 液晶显示装置的制造方法和液晶显示装置
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WO2021051495A1 (zh) * 2019-09-19 2021-03-25 武汉华星光电技术有限公司 阵列基板、制备方法及显示面板
US11910692B2 (en) 2020-11-27 2024-02-20 Samsung Display Co., Ltd. Display device including test element group, and method for inspecting defect of display device

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