KR20060077945A - Method for forming a align key pattern of semiconductor device - Google Patents

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KR20060077945A
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Abstract

스크라이브 레인 영역의 기판에 단차를 갖는 반도체 소자의 정렬 키 패턴 형성 방법에서, 제1 및 제2 소자 형성 영역으로 구분되는 칩 영역과 스크라이브 레인 영역으로 각각 정의되는 기판에 예비 정렬 키 패턴을 형성하고, 상기 제2 소자 형성 영역의 기판 상에 제1 게이트 절연막 패턴 및 캡핑막 패턴을 형성한다. 상기 전체 구조물 상에 제2 게이트 절연막을 형성한다. 상기 제1 소자 형성 영역의 상기 제2 게이트 절연막 상에 포토레지스트 패턴을 형성하여 상기 제2 소자 형성 영역 및 스크라이브 레인 영역의 상기 제2 게이트 절연막을 노출시킨다. 상기 노출된 제2 게이트 절연막 및 예비 정렬 키 패턴을 식각하여 정렬 키 패턴을 형성한다. 따라서, 포토레지스트막 이용 횟수를 최소화함으로써 공정의 단순화와 생산 단가의 절감을 가져올 수 있다.In the method for forming an alignment key pattern of a semiconductor device having a step on a substrate of a scribe lane region, a preliminary alignment key pattern is formed on a substrate defined by a chip region and a scribe lane region respectively divided into first and second element formation regions, A first gate insulating layer pattern and a capping layer pattern are formed on the substrate of the second element formation region. A second gate insulating film is formed on the entire structure. A photoresist pattern is formed on the second gate insulating layer of the first device forming region to expose the second gate insulating layer of the second device forming region and the scribe lane region. The exposed second gate insulating layer and the preliminary alignment key pattern are etched to form an alignment key pattern. Therefore, by minimizing the number of times the photoresist film is used, it is possible to simplify the process and reduce the production cost.

Description

반도체 소자의 정렬 키 패턴 형성 방법{METHOD FOR FORMING A ALIGN KEY PATTERN OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING A ALIGN KEY PATTERN OF SEMICONDUCTOR DEVICE

도 1 내지 도 2는 종래 기술에 따른 반도체 소자의 정렬 키 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.1 to 2 are cross-sectional views illustrating a method of forming an alignment key pattern of a semiconductor device according to the related art.

도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 정렬 키 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.3 to 5 are cross-sectional views illustrating a method of forming an alignment key pattern of a semiconductor device according to example embodiments.

도 6 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 정렬 키 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.6 to 10 are cross-sectional views illustrating a method of forming an alignment key pattern of a semiconductor device in accordance with another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200 : 반도체 기판 110, 210 : 트렌치100, 200: semiconductor substrate 110, 210: trench

120a, 220a : 소자분리막 120b, 220b : 예비 정렬 키 패턴120a, 220a: device isolation layer 120b, 220b: preliminary alignment key pattern

120c, 220c : 정렬 키 패턴 130 : 게이트 절연막120c and 220c: alignment key pattern 130: gate insulating film

130a : 게이트 절연막 패턴 140a : 포토레지스트막 패턴130a: gate insulating film pattern 140a: photoresist film pattern

230 : 제1 게이트 절연막 230a : 제1 게이트 절연막 패턴230: first gate insulating film 230a: first gate insulating film pattern

240 : 캡핑막 240a : 캡핑막 패턴240: capping film 240a: capping film pattern

250a : 제1 포토레지스트막 패턴 260 : 제2 게이트 절연막250a: first photoresist film pattern 260: second gate insulating film

260a : 제2 게이트 절연막 패턴 270a : 제2 포토레지스트막 패턴 260a: second gate insulating film pattern 270a: second photoresist film pattern                 

C : 칩 영역 S : 스크라이브 레인 영역C: chip area S: scribe lane area

A : 제1 소자 형성 영역 B : 제2 소자 형성 영역A: first element formation region B: second element formation region

본 발명은 반도체 소자의 정렬 키 패턴 형성 방법에 관한 것으로, 보다 상세하게는 스크라이브 레인 영역에 단차를 갖는 반도체 소자의 정렬 키 패턴 형성 방법에 관한 것이다. The present invention relates to a method of forming an alignment key pattern of a semiconductor device, and more particularly, to a method of forming an alignment key pattern of a semiconductor device having a step in a scribe lane region.

반도체 소자가 고집적화 및 고밀도화됨에 따라 단위 소자의 크기가 감소되고, 이에 따라 배선 등의 선폭이 작아지고 있다. 그러므로, 상기 배선을 패터닝하기 위한 사진 공정을 수행할 시에 약간의 오정렬에 의해서도 심각한 동작 불량이 발생되고 있다. 따라서, 상기 사진 공정에서 더욱 정밀한 마스크의 정렬이 요구되고 있다. As semiconductor devices are highly integrated and densified, the size of unit devices is reduced, and line widths of wirings and the like are reduced. Therefore, even a slight misalignment in performing the photolithography process for patterning the wiring has caused serious malfunctions. Therefore, a more precise alignment of the mask is required in the above photographic process.

상기 마스크를 정확히 정렬시키기 위해서는 정렬 키를 정확한 위치에 형성하는 것이 매우 중요하다. 상기 정렬 키는 노광 공정 특성상 하나의 샷(shot)과 샷 사이에 형성되는데, 상기 샷와 샷 사이의 간격이 점차 작아지므로 미세한 정렬 키가 요구되고 있다. 상술한 정렬 키 중 소자 분리영역에 형성되는 소자 분리막과 동시에 형성되는 정렬 키는 이 후 게이트를 패터닝할 때 사용된다.It is very important to form the alignment key in the correct position in order to align the mask correctly. The alignment key is formed between one shot and the shot due to the characteristics of the exposure process. Since the distance between the shot and the shot becomes smaller, a fine alignment key is required. Of the above-described alignment keys, the alignment keys formed at the same time as the device isolation film formed in the device isolation region are used when patterning the gate.

도 1 내지 도 2는 종래 기술에 따른 스크라이브 레인 영역에 형성되는 반도체 소자의 정렬 키 패턴 형성 방법을 설명하기 위한 공정 단면도들이다. 1 to 2 are cross-sectional views illustrating a method of forming an alignment key pattern of a semiconductor device formed in a scribe lane area according to the related art.                         

도 1을 참조하면, 반도체 기판(10)을 칩 영역(C) 및 스크라이브 레인 영역(S)으로 정의하고, 얕은 트렌치 소자분리(STI) 공정을 실시함으로써 상기 기판(10)에 트렌치(20)를 형성하고, 상기 트렌치(20) 내부를 매립하도록 상기 기판(10) 상에 갭 필링 산화막(미도시)을 형성한다. 상기 기판(10)의 상부면이 노출되도록 상기 갭 필링 산화막을 화학적 기계적 연마하여 상기 기판(10)의 상부면을 평탄화시킨다. 이때, 상기 기판(10)의 상부면과 평탄화된 상기 트렌치(20) 내부의 갭 필링 산화막은 상기 칩 영역(C)에 소자분리막(30)을 형성하면서 상기 스크라이브 레인 영역(S)에 예비 정렬 키 패턴(미도시)을 형성한다. 다음, 상기 칩 영역(C)의 기판(10) 상에 포토레지스트막 패턴(40a)을 형성하고 상기 스크라이브 레인 영역(S)의 상기 예비 정렬 키 패턴을 부분적으로 식각하여 상기 스크라이브 레인 영역(S)의 기판(10)표면 하부에 단차를 갖는 정렬 키 패턴(35)을 형성함으로써 반도체 소자의 정렬 키 패턴를 형성한다. Referring to FIG. 1, the semiconductor substrate 10 is defined as a chip region C and a scribe lane region S, and a trench 20 is formed on the substrate 10 by performing a shallow trench isolation (STI) process. A gap filling oxide film (not shown) is formed on the substrate 10 to fill the trench 20. The gap filling oxide film is chemically mechanically polished to expose the top surface of the substrate 10 to planarize the top surface of the substrate 10. In this case, the gap filling oxide layer in the trench 20 planarized with the top surface of the substrate 10 forms a device isolation layer 30 in the chip region C while preliminary alignment keys are formed in the scribe lane region S. FIG. A pattern (not shown) is formed. Next, the photoresist film pattern 40a is formed on the substrate 10 of the chip region C, and the preliminary alignment key pattern of the scribe lane region S is partially etched to form the scribe lane region S. An alignment key pattern of the semiconductor device is formed by forming an alignment key pattern 35 having a step below the surface of the substrate 10.

도 2를 참조하면, 상기 소자분리막(30) 및 정렬 키 패턴(35)을 포함하는 상기 기판(10) 상에 게이트 절연막(50)을 형성한다. Referring to FIG. 2, a gate insulating layer 50 is formed on the substrate 10 including the device isolation layer 30 and the alignment key pattern 35.

이와 같이, 종래에는 상기 스크라이브 레인 영역(S)에 상기 정렬 키 패턴(35)을 형성한 이후에 상기 기판(10) 상에 상기 게이트 절연막(50)을 형성한다. 그리하여, 상기 게이트 절연막(50) 형성 과정에서 상기 스크라이브 레인 영역(S)에 형성된 상기 정렬 키 패턴(35)의 프로파일을 균일하지 못하게 할 수 있으므로 후속의 게이트 패턴 형성 공정을 원활하게 수행할 수 없는 문제가 발생한다.As described above, the gate insulating layer 50 is formed on the substrate 10 after the alignment key pattern 35 is formed in the scribe lane region S. Therefore, the profile of the alignment key pattern 35 formed in the scribe lane region S may not be uniform in the process of forming the gate insulating layer 50, so that a subsequent gate pattern forming process may not be performed smoothly. Occurs.

또한, 상기와 같은 정렬 키 패턴 형성 방법은 반도체 소자의 게이트 패턴 형 성 공정을 복잡하게 함으로써 생산 단가를 상승시키는 문제가 발생한다. 따라서, 상기 정렬 키 패턴 형성 공정을 단순화시킴으로써 반도체 소자의 생산 단가를 감소시킬 수 있는 개선된 정렬 키 패턴 형성 방법을 강구할 필요가 있다.In addition, the alignment key pattern forming method as described above causes a problem of increasing the production cost by complicating the gate pattern forming process of the semiconductor device. Accordingly, there is a need to devise an improved method for forming an alignment key pattern that can reduce the production cost of a semiconductor device by simplifying the alignment key pattern forming process.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 공정을 단순화시키기 위한 정렬 키 패턴 형성 방법을 제공하는 데 있다. An object of the present invention for solving the above problems is to provide a method for forming an alignment key pattern to simplify the process.

상기 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 정렬 키 패턴 형성 방법은, 칩 영역 및 스크라이브 레인 영역으로 구분되는 기판에서, 상기 칩 영역의 기판에 소자분리막을 형성하고 상기 스크라이브 레인 영역의 기판에 예비 정렬 키 패턴을 형성하는 단계를 수행한다. 상기 예비 정렬 키 패턴을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계를 수행한다. 상기 스크라이브 레인 영역의 상기 게이트 절연막을 노출시키기 위해 상기 칩 영역의 상기 게이트 절연막 상에 포토레지스트 패턴을 형성하는 단계를 수행한다. 상기 노출된 게이트 절연막 및 예비 정렬 키 패턴을 부분적으로 식각하여 상기 스크라이브 레인 영역의 기판에 단차를 갖는 정렬 키 패턴을 형성하는 단계를 포함한다. In order to achieve the above object, a method of forming an alignment key pattern of a semiconductor device according to an exemplary embodiment of the present invention may include forming an isolation layer on a substrate of the chip region in a substrate divided into a chip region and a scribe lane region. A preliminary alignment key pattern is formed on the substrate in the region. A gate insulating layer is formed on the substrate including the preliminary alignment key pattern. A photoresist pattern is formed on the gate insulating layer of the chip region to expose the gate insulating layer of the scribe lane region. Partially etching the exposed gate insulating layer and the preliminary alignment key pattern to form an alignment key pattern having a step on the substrate of the scribe lane region.

또한, 상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 정렬 키 패턴 형성 방법은, 칩 영역 및 스크라이브 레인 영역으로 구분되고, 상기 칩 영역은 제1 및 제2 소자 형성 영역으로 구분되는 기판을 마련하는 단계를 수행한다. 상기 칩 영역의 기판에 소자분리막을 형성하고 상기 스크라이브 레 인 영역의 기판에 예비 정렬 키 패턴을 형성하는 단계를 수행한다. 상기 제2 소자 형성 영역의 기판 표면 상에 제1 게이트 절연막 패턴 및 캡핑막 패턴을 형성하는 단계를 수행한다. 상기 제1 소자 형성 영역의 기판 표면, 제2 소자 형성 영역의 캡핑막 패턴 표면 및 스크라이브 레인 영역의 기판 표면 상에 제2 게이트 절연막을 형성하는 단계를 수행한다. 상기 제1 소자 형성 영역의 상기 제2 게이트 절연막 상에 포토레지스트 패턴을 형성하여 상기 제2 소자 형성 영역 및 스크라이브 레인 영역의 상기 제2 게이트 절연막을 노출시키는 단계를 수행한다. 상기 노출된 제2 게이트 절연막 및 상기 예비 정렬 키 패턴을 부분적으로 식각하여 상기 스크라이브 레인 영역의 기판에 단차를 갖는 정렬 키 패턴을 형성하는 단계를 포함한다. In addition, in order to achieve the above object, a method of forming an alignment key pattern of a semiconductor device according to another embodiment of the present invention may be divided into a chip region and a scribe lane region, and the chip region may be divided into first and second element formation regions. A step of preparing a substrate is performed. Forming a device isolation layer on the substrate of the chip region and forming a preliminary alignment key pattern on the substrate of the scribe lane region. The first gate insulating layer pattern and the capping layer pattern may be formed on the substrate surface of the second element formation region. Forming a second gate insulating layer on the substrate surface of the first device formation region, the capping film pattern surface of the second device formation region, and the substrate surface of the scribe lane region. A photoresist pattern is formed on the second gate insulating layer of the first device forming region to expose the second gate insulating layer of the second device forming region and the scribe lane region. Partially etching the exposed second gate insulating layer and the preliminary alignment key pattern to form an alignment key pattern having a step on a substrate of the scribe lane region.

상술한 바와 같은 본 발명의 일 실시예에 따르면, 상기 기판 상에 게이트 절연막을 형성한 이후에 상기 스크라이브 레인 영역에 상기 정렬 키 패턴을 형성하거나, 또는 상기 칩 영역의 기판 상에 게이트 절연막을 형성할 때 상기 스크라이브 레인 영역에 단차를 갖는 상기 정렬 키 패턴을 동시에 형성함으로써 종래에 비해 반도체 제조 공정을 단순화시킴으로써 생산 단가를 감소시킬 수 있다.According to one embodiment of the present invention as described above, after forming the gate insulating film on the substrate to form the alignment key pattern in the scribe lane region, or to form a gate insulating film on the substrate of the chip region At the same time, by simultaneously forming the alignment key pattern having the step in the scribe lane area, the manufacturing cost can be reduced by simplifying the semiconductor manufacturing process as compared with the related art.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 도면들에서, 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, like reference numerals refer to like elements.

실시예 1Example 1

도 3 내지 도 5는 본 발명의 실시예 1에 따른 반도체 소자의 정렬 키 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.3 to 5 are cross-sectional views illustrating a method of forming an alignment key pattern of a semiconductor device according to example embodiments of the present invention.

도 3을 참조하면, 칩 영역(C) 및 스크라이브 레인 영역(S)이 구분된 기판을 마련한다. 상기 기판(100)을 부분적으로 식각함으로써 상기 기판에 트렌치(110)를 형성한다. 상기 트렌치(110)는 RIE 방법이나 플라즈마 식각 방법 등으로 형성할 수도 있다. 상기 트렌치(110) 내부를 매립하도록 상기 기판(100) 상에 화학기상 증착방법 등을 이용하여 산화막(미도시)을 형성한다. 상기 산화막은 HDP 산화막, TEOS 산화막, BPSG 산화막 및 USG 산화막으로 이루어진 군에서 선택되는 하나의 막으로 형성될 수 있다. 상기 기판(100)의 상부면이 노출되도록 상기 산화막을 화학적 기계적 연마(CMP)하여 상기 기판(100)의 상부면을 평탄화시킨다. 상기 공정에 의해, 상기 칩 영역(C)에는 소자분리막(120a)이 형성되고, 상기 스크라이브 레인 영역(S)에는 예비 정렬 키 패턴(120b)이 형성된다. Referring to FIG. 3, a substrate in which the chip region C and the scribe lane region S are divided is provided. The trench 110 is formed in the substrate by partially etching the substrate 100. The trench 110 may be formed by an RIE method or a plasma etching method. An oxide film (not shown) is formed on the substrate 100 to fill the inside of the trench 110 by using a chemical vapor deposition method. The oxide film may be formed of one film selected from the group consisting of an HDP oxide film, a TEOS oxide film, a BPSG oxide film, and a USG oxide film. The oxide film is chemically mechanically polished (CMP) to expose the top surface of the substrate 100 to planarize the top surface of the substrate 100. By the above process, an isolation layer 120a is formed in the chip region C, and a preliminary alignment key pattern 120b is formed in the scribe lane region S.

상기 소자분리막(120a) 및 예비 정렬 키 패턴(120b)이 형성된 상기 칩 영역(C) 및 스크라이브 레인 영역(S)의 기판(100) 상에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)을 형성하는 방법들은 다양하지만, 바람직한 본 실시에 의하면, 상기 기판(100)을 열산화시켜 상기 기판(100) 상에 실리콘 산화(SiO2)막으로 상기 게이트 절연막(130)을 형성한다.A gate insulating layer 130 is formed on the substrate 100 of the chip region C and the scribe lane region S on which the device isolation layer 120a and the preliminary alignment key pattern 120b are formed. Methods of forming the gate insulating film 130 are various, but according to the present exemplary embodiment, the gate insulating film 130 may be thermally oxidized to form a silicon oxide (SiO 2 ) film on the substrate 100. To form.

도 4를 참조하면, 상기 게이트 절연막(130)이 형성된 상기 칩 영역(C)의 기판(100) 상에 포토레지스트막 패턴(140a)을 형성하여 상기 스크라이브 레인 영역(S)의 기판(100) 상에 형성된 상기 게이트 절연막(130)을 선택적으로 노출시킨다.Referring to FIG. 4, a photoresist film pattern 140a is formed on the substrate 100 of the chip region C on which the gate insulating layer 130 is formed, and thus on the substrate 100 of the scribe lane region S. Referring to FIG. And selectively expose the gate insulating layer 130 formed thereon.

도 5를 참조하면, 상기 포토레지스트막 패턴(140a)을 식각 마스크로 사용하여 상기 스크라이브 레인 영역(S)의 상기 게이트 절연막(130)을 습식 식각으로 제 거하고, 이어서 상기 스크라이브 레인 영역(S)의 상기 예비 정렬 키 패턴(120b)을 부분적으로 습식 식각한다. 상기 공정에 의해, 상기 칩 영역(C)의 기판(100) 상에는 게이트 절연막 패턴(130a)이 형성되고, 상기 스크라이브 레인 영역(S)에는 단차를 갖는 정렬 키 패턴(120c)이 형성된다. Referring to FIG. 5, the gate insulating layer 130 of the scribe lane region S is removed by wet etching using the photoresist layer pattern 140a as an etching mask, and then the scribe lane region S is removed. Partially wet-etch the preliminary alignment key pattern 120b. By the above process, a gate insulating layer pattern 130a is formed on the substrate 100 of the chip region C, and an alignment key pattern 120c having a step is formed in the scribe lane region S. Referring to FIG.

여기서, 상기 스크라이브 레인 영역(S)의 상기 정렬 키 패턴(120c)은 반도체 소자의 게이트 패터닝 시 반도체 소자의 정렬 키 패턴으로 사용된다. 즉, 상기 칩 영역(C)의 기판(100) 상에 형성된 상기 게이트 절연막 패턴(130a)을 포함하는 다층 박막 패턴(미도시)을 상기 정렬 키를 이용하여 정렬한 후 패터닝함으로써 반도체 소자의 게이트 패턴을 형성한다.The alignment key pattern 120c of the scribe lane region S is used as an alignment key pattern of the semiconductor device during gate patterning of the semiconductor device. That is, the gate pattern of the semiconductor device is formed by aligning and patterning a multilayer thin film pattern (not shown) including the gate insulating layer pattern 130a formed on the substrate 100 of the chip region C using the alignment key. To form.

이와 같이, 상기 스크라이브 레인 영역(S)의 기판(100)에 단차를 갖는 상기 정렬 키 패턴(130c)을 형성한 이후에 상기 칩 영역(C)의 기판(100) 상에 상기 게이트 절연막(130)을 형성하는 종래와 달리, 상기 기판(100) 상에 게이트 절연막(130)을 형성한 이 후에, 상기 스크라이브 레인 영역(S)에 단차를 갖는 정렬 키 패턴(130c)을 형성한다. 따라서, 상기 기판(100) 상에 상기 게이트 절연막(130)을 형성한 이후에 상기 스크라이브 레인 영역(S)에 상기 정렬 키 패턴(130c)을 형성함으로써, 상기 정렬 키 패턴(130c)의 프로파일이 상기 게이트 절연막(130)에 의해 불균일하게 될 수 있는 종래와 달리, 상기 정렬 키 패턴(130c)의 프로파일을 균일하게 유지할 수 있다. 그리하여, 상기 정렬 키 패턴(130c)을 이용하여 후속의 게이트 패턴 형성 공정을 원활하게 수행할 수 있다. 또한, 상기 기판(100) 상에 상기 게이트 절연막(130)을 형성한 이후에 상기 정렬 키 패턴(130c)을 형성함으로써, 상기 정렬 키 패턴(130c) 형성 공정을 종래에 비해 단순화시켜 반도체 소자의 생산 단가를 감소시킬 수 있다. As such, after the alignment key pattern 130c having the step is formed on the substrate 100 of the scribe lane region S, the gate insulating layer 130 is formed on the substrate 100 of the chip region C. Unlike the conventional method of forming a, the alignment key pattern 130c having a step is formed in the scribe lane region S after the gate insulating layer 130 is formed on the substrate 100. Therefore, after the gate insulating layer 130 is formed on the substrate 100, the alignment key pattern 130c is formed in the scribe lane region S, whereby the profile of the alignment key pattern 130c is formed. Unlike the conventional method, which may be uneven by the gate insulating layer 130, the profile of the alignment key pattern 130c may be uniformly maintained. Thus, the subsequent gate pattern forming process may be smoothly performed using the alignment key pattern 130c. In addition, after the gate insulating layer 130 is formed on the substrate 100, the alignment key pattern 130c is formed, thereby simplifying the process of forming the alignment key pattern 130c as compared to the prior art, thereby producing a semiconductor device. The unit price can be reduced.

실시예 2Example 2

도 6 내지 도 10은 본 발명의 실시예 2에 따른 반도체 소자의 정렬 키 패턴 형성 방법을 설명하기 위한 공정 단면도들이다.6 to 10 are cross-sectional views illustrating a method of forming an alignment key pattern of a semiconductor device according to example embodiments of the present invention.

도 6을 참조하면, 반도체 기판(200)을 칩 영역(C) 및 스크라이브 레인 영역(S)으로 구분하고, 상기 칩 영역(C)을 제1 소자 형성 영역(A) 및 제2 소자 형성 영역(B)으로 구분한다. 바람직한 본 실시예에 의하면, 상기 제1 및 제2 소자 형성 영역에는 고전압 소자 및 저전압 소자가 각각 형성될 수 있다. Referring to FIG. 6, the semiconductor substrate 200 is divided into a chip region C and a scribe lane region S, and the chip region C is divided into a first element formation region A and a second element formation region ( B). According to the present exemplary embodiment, high voltage devices and low voltage devices may be formed in the first and second device formation regions, respectively.

상기 칩 영역(C) 및 스크라이브 레인 영역(S)의 기판을 부분적으로 식각하여 트렌치(210)를 형성하고, 상기 트렌치(210)를 산화물질로 매립하여 상기 칩 영역(C)의 기판(200)에 소자분리막(220a)을 형성하고 상기 스크라이브 레인 영역(S)의 기판(100)에 예비 정렬 키 패턴(220b)을 형성한다. The substrate 210 of the chip region C and the scribe lane region S is partially etched to form a trench 210, and the trench 210 is buried in an oxide material to form the substrate 200 of the chip region C. An isolation layer 220a is formed on the substrate, and a preliminary alignment key pattern 220b is formed on the substrate 100 of the scribe lane region S. Referring to FIG.

상기 소자분리막(220a) 및 예비 정렬 키 패턴(220b) 형성 공정에 관한 상세한 설명은 제1 실시예와 동일하므로 생략하기로 한다.Detailed descriptions of the process of forming the device isolation layer 220a and the preliminary alignment key pattern 220b are the same as those of the first embodiment, and will be omitted.

이어서, 상기 소자분리막(220a) 및 예비 정렬 패턴(220b)이 형성된 상기 칩 영역(C) 및 스크라이브 레인 영역(S)의 기판(200) 상에 제1 게이트 절연막(230)을 형성한다. 상기 제1 게이트 절연막(230)에 관한 상세한 설명은 제1 실시예의 게이트 절연막에 관한 상세한 설명과 동일하므로 생략하기로 한다.Subsequently, a first gate insulating layer 230 is formed on the substrate 200 of the chip region C and the scribe lane region S on which the device isolation layer 220a and the preliminary alignment pattern 220b are formed. The detailed description of the first gate insulating film 230 is the same as the detailed description of the gate insulating film of the first embodiment and will be omitted.

도 7을 참조하면, 상기 제1 게이트 절연막(230)을 질화처리하여 상기 제1 게 이트 절연막(230)의 상부를 캡핑막(240)으로 전환시킨다. 바람직한 본 실시예에 의하면, 상기 캡핑막(240)은 150 내지 250Å의 두께를 갖고 실리콘 질화(SiN)막으로 형성된다. 상기 질화처리에는 다양한 방법들이 사용되지만, 바람직한 본 실시예에 따르면, 상기 제1 게이트 절연막(230)을 플라즈마로 질화처리한다. 상기 플라즈마 질화처리를 구체적으로 살펴보면, 상기 제1 게이트 절연막(230)이 형성된 상기 기판(200)을 진공 챔버(미도시)에 장착한 다음, 질소(N 2 ), 암모니아(NH 3 ) 또는 이들의 혼합 가스를 상기 진공 챔버에 공급하고 상기 가스를 플라즈마 상태로 에너지화하기 위해 RF 필드를 적용한다. 이때, 캐리어 가스로서 헬륨(He)을 이용한다. 상기 플라즈마 질화처리하는 단계의 플라즈마 발생원으로는 원격 플라즈마(remote plasma), 디커플드 플라즈마, 슬롯 플레인 안테나(slot plane antenna), 또는 전자 사이클로트론 공명(electron cyclotron resonance)을 이용할 수 있다. 그 밖에 헬리콘(helicon), 평행판, 유도 결합 플라즈마(ICP)라고도 불리는 트랜스포머 결합 플라즈마 등과 같은 다른 플라즈마 발생 수단에 의해서, 또는 글로우 방전에 의해서도 동일한 효과를 얻을 수 있다. 디커플드 플라즈마를 이용하는 경우에는, N2 나 NH3의 가스 압력은 5 내지 80 mTorr로 유지하고 가열하지 않은 상태에서 10 내지 80초 간 질화처리를 수행한다.Referring to FIG. 7, the first gate insulating layer 230 is nitrided to convert an upper portion of the first gate insulating layer 230 into a capping layer 240. According to the present exemplary embodiment, the capping film 240 has a thickness of 150 to 250 GPa and is formed of a silicon nitride (SiN) film. Various methods are used for the nitriding, but according to the present exemplary embodiment, the first gate insulating film 230 is nitrided with plasma. In detail, the plasma nitridation process is performed by mounting the substrate 200 on which the first gate insulating layer 230 is formed in a vacuum chamber (not shown), and then nitrogen (N 2), ammonia (NH 3), or a combination thereof. An RF field is applied to supply a mixed gas to the vacuum chamber and energize the gas into a plasma state. At this time, helium (He) is used as a carrier gas. The plasma generation source of the plasma nitridation may be a remote plasma, a decoupled plasma, a slot plane antenna, or electron cyclotron resonance. In addition, the same effect can be obtained by other plasma generating means such as a helicon, a parallel plate, a transformer coupled plasma, also called inductively coupled plasma (ICP), or by glow discharge. When using a decoupled plasma, the gas pressure of N 2 or NH 3 is maintained at 5 to 80 mTorr and nitriding is performed for 10 to 80 seconds without heating.

도 8을 참조하면, 상기 제1 및 제2 소자 형성 영역(A, B)과 상기 스크라이브 레인 영역(S)의 기판(200) 상에 제1 포토레지스트막(미도시)을 형성한다. 이어서, 상기 제1 소자 형성 영역(A) 및 스크라이브 레인 영역(S)의 기판(200) 상에 형성된 상기 제1 포토레지스트막을 사진 및 현상 공정에 의해 패터닝하여, 상기 제2 소자 형성 영역(B)의 기판(200) 상에 형성된 상기 캡핑막(240) 상에 제1 포토레지스트막 패턴(250a)을 형성한다. 그 결과, 상기 제1 소자 형성 영역(A) 및 스크라이브 레인 영역(S)의 기판(200) 상에 형성된 상기 캡핑막(240)은 노출된다. Referring to FIG. 8, a first photoresist film (not shown) is formed on the substrate 200 of the first and second device formation regions A and B and the scribe lane region S. Referring to FIG. Subsequently, the first photoresist film formed on the substrate 200 of the first element formation region A and the scribe lane region S is patterned by a photolithography and a developing process to form the second element formation region B. A first photoresist layer pattern 250a is formed on the capping layer 240 formed on the substrate 200. As a result, the capping layer 240 formed on the substrate 200 of the first element formation region A and the scribe lane region S is exposed.

이어서, 상기 제1 포토레지스트막 패턴(250a)을 식각 마스크로 사용하여 상기 제1 소자 형성 영역(A) 및 스크라이브 레인 영역(S)의 기판(200) 상에 형성된 상기 캡핑막(240) 및 제1 게이트 절연막(230)을 순차적으로 식각하여 제거함으로써 상기 제2 소자 형성 영역(B) 상에 캡핑막 패턴(240a) 및 제1 게이트 절연막 패턴(230a)을 형성한다. Subsequently, the capping layer 240 and the first layer formed on the substrate 200 of the first device formation region A and the scribe lane region S using the first photoresist layer pattern 250a as an etching mask. The first gate insulating layer 230 is sequentially etched and removed to form the capping layer pattern 240a and the first gate insulating layer pattern 230a on the second element formation region B. Referring to FIG.

도 9를 참조하면, 상기 제1 포토레지스트막 패턴(250a)을 통상의 에싱 및 스트립 공정을 실시하여 제거한다. 이어서, 상기 제2 소자 형성 영역(B)의 상기 제1 게이트 절연막 패턴(230a)과, 상기 제1 소자 형성 영역(A) 및 스크라이브 레인 영역(S)의 기판(100) 상에 제2 게이트 절연막(260)을 형성한다. 바람직한 본 실시예에 의하면, 상기 제2 게이트 절연막(260)은 실리콘 산화(SiN)막으로 형성된다.Referring to FIG. 9, the first photoresist film pattern 250a is removed by performing a normal ashing and strip process. Subsequently, a second gate insulating film is formed on the first gate insulating film pattern 230a of the second device forming region B and the substrate 100 of the first device forming region A and the scribe lane region S. FIG. 260 is formed. According to the present exemplary embodiment, the second gate insulating layer 260 is formed of a silicon oxide (SiN) film.

이어서, 상기 제2 소자 형성 영역(B) 및 스크라이브 레인 영역(S)의 기판(200) 상에 형성된 상기 제2 게이트 절연막(260)을 노출시키기 위해 상기 제1 소자 형성 영역(A) 상에 형성된 상기 제2 게이트 절연막(260) 상에 제2 포토레지스트막 패턴(270a)을 형성한다.Subsequently, the second element formation region B is formed on the first element formation region A to expose the second gate insulating layer 260 formed on the substrate 200 of the scribe lane region S. A second photoresist film pattern 270a is formed on the second gate insulating film 260.

도 10을 참조하면, 상기 제2 포토레지스트막 패턴(270a)을 식각 마스크로 사용하여 상기 제2 소자 형성 영역(B) 및 스크라이브 레인 영역(S)의 상기 제2 게이 트 절연막(260)을 습식 식각하여 제거하면서 상기 스크라이브 레인 영역(S) 상의 상기 예비 정렬 키 패턴(220b)을 부분적으로 습식 식각한다. 이때, 상기 제2 소자 형성 영역(B) 상의 상기 캡핑막 패턴(240a)은 상기 제2 소자 형성 영역(B) 상의 상기 제2 게이트 절연막(260)이 식각된 후 상기 제2 소자 형성 영역(B) 상의 상기 제1 게이트 절연막 패턴(230a)이 식각되는 것을 방지하는 하드 마스크막으로서의 기능을 수행한다. Referring to FIG. 10, the second gate insulating layer 260 of the second device formation region B and the scribe lane region S is wetted using the second photoresist layer pattern 270a as an etching mask. The preliminary alignment key pattern 220b on the scribe lane area S is partially wet-etched while being etched and removed. In this case, the capping layer pattern 240a on the second element formation region B may be formed after the second gate insulating layer 260 on the second element formation region B is etched. The first gate insulating layer 230a on the () may be functioned as a hard mask layer to prevent etching.

상기 습식 식각의 결과, 상기 스크라이브 레인 영역(S)의 상기 예비 정렬 키 패턴(220b)이 부분적으로 습식 식각되어 상기 스크라이브 레인 영역(S)의 기판(200) 표면 하부에 단차를 갖는 정렬 키 패턴(220c)이 형성된다. 또한, 상기 습식 식각의 결과, 상기 제1 소자 형성 영역(A)의 기판(200) 상에 형성된 상기 제2 게이트 절연막(260)은 제2 게이트 절연막 패턴(260a)으로 전환된다. 여기서, 상기 단차를 갖는 정렬 키 패턴(220c)은 반도체 소자의 게이트 패터닝 시 반도체 소자의 정렬 키 패턴으로 사용된다.As a result of the wet etching, the preliminary alignment key pattern 220b of the scribe lane area S may be partially wet-etched to have a step below the surface of the substrate 200 of the scribe lane area S. 220c) is formed. As a result of the wet etching, the second gate insulating layer 260 formed on the substrate 200 of the first element formation region A is converted into a second gate insulating layer pattern 260a. Here, the alignment key pattern 220c having the step is used as the alignment key pattern of the semiconductor device during gate patterning of the semiconductor device.

상기와 같은 본 발명의 바람직한 실시예들에 따르면, 반도체 기판 상에 게이트 절연막을 형성한 이 후에, 상기 스크라이브 레인 영역의 기판에 단차를 갖는 정렬 키 패턴을 형성한다. 따라서, 반도체 소자의 게이트 패터닝 형성 공정에 사용될 수 있는 정렬 키 패턴을 단순화된 공정으로 형성할 수 있다. 이로 인해, 게이트 패턴의 프로파일을 균일하게 형성할 수 있고 반도체 소자의 생산 단가를 감소시킬 수 있다. According to the preferred embodiments of the present invention, after forming the gate insulating film on the semiconductor substrate, an alignment key pattern having a step is formed on the substrate of the scribe lane region. Accordingly, an alignment key pattern that can be used in the gate patterning process of the semiconductor device can be formed in a simplified process. For this reason, the profile of a gate pattern can be formed uniformly, and the production cost of a semiconductor element can be reduced.                     

상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims (5)

칩 영역 및 스크라이브 레인 영역으로 구분되는 기판에서, 상기 칩 영역의 기판에 소자분리막을 형성하고 상기 스크라이브 레인 영역의 기판에 예비 정렬 키 패턴을 형성하는 단계; Forming a device isolation layer on the substrate of the chip region and forming a preliminary alignment key pattern on the substrate of the scribe lane region in a substrate divided into a chip region and a scribe lane region; 상기 예비 정렬 키 패턴을 포함하는 상기 기판 상에 게이트 절연막을 형성하는 단계; Forming a gate insulating film on the substrate including the preliminary alignment key pattern; 상기 스크라이브 레인 영역의 상기 게이트 절연막을 노출시키기 위해 상기 칩 영역의 상기 게이트 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및 Forming a photoresist pattern on the gate insulating film in the chip region to expose the gate insulating film in the scribe lane region; And 상기 노출된 게이트 절연막 및 예비 정렬 키 패턴을 부분적으로 식각하여 상기 스크라이브 레인 영역의 기판에 단차를 갖는 정렬 키 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 키 패턴 형성 방법.And partially etching the exposed gate insulating layer and the preliminary alignment key pattern to form an alignment key pattern having a step in the substrate of the scribe lane region. 제1항에 있어서, 상기 예비 정렬 키 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the preliminary alignment key pattern comprises: 상기 칩 영역 및 스크라이브 레인 영역으로 구분되는 상기 기판에 식각 공정을 부분적으로 실시하여 트렌치를 형성하는 단계;Forming a trench by partially performing an etching process on the substrate divided into the chip region and the scribe lane region; 상기 트렌치를 매립하기 위해 상기 기판 상에 산화막을 형성하는 단계; 및Forming an oxide film on the substrate to fill the trench; And 상기 산화막의 표면이 상기 기판의 표면과 평탄하도록 상기 산화막을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 키 패턴 형성 방법.And planarizing the oxide film so that the surface of the oxide film is flat with the surface of the substrate. 칩 영역 및 스크라이브 레인 영역으로 구분되고, 상기 칩 영역은 제1 및 제2 소자 형성 영역으로 구분되는 기판을 마련하는 단계; Providing a substrate divided into a chip region and a scribe lane region, wherein the chip region is divided into first and second element formation regions; 상기 칩 영역의 기판에 소자분리막을 형성하고 상기 스크라이브 레인 영역의 기판에 예비 정렬 키 패턴을 형성하는 단계; Forming an isolation layer on the substrate of the chip region and forming a preliminary alignment key pattern on the substrate of the scribe lane region; 상기 제2 소자 형성 영역의 기판 표면 상에 제1 게이트 절연막 패턴 및 캡핑막 패턴을 형성하는 단계; Forming a first gate insulating layer pattern and a capping layer pattern on a substrate surface of the second element formation region; 상기 제1 소자 형성 영역의 기판 표면, 제2 소자 형성 영역의 캡핑막 패턴 표면 및 스크라이브 레인 영역의 기판 표면 상에 제2 게이트 절연막을 형성하는 단계; Forming a second gate insulating film on the substrate surface of the first device formation region, the capping film pattern surface of the second device formation region, and the substrate surface of the scribe lane region; 상기 제1 소자 형성 영역의 상기 제2 게이트 절연막 상에 포토레지스트 패턴을 형성하여 상기 제2 소자 형성 영역 및 스크라이브 레인 영역의 상기 제2 게이트 절연막을 노출시키는 단계; 및 Forming a photoresist pattern on the second gate insulating film of the first device forming region to expose the second gate insulating film of the second device forming region and the scribe lane region; And 상기 노출된 제2 게이트 절연막 및 상기 예비 정렬 키 패턴을 부분적으로 식각하여 상기 스크라이브 레인 영역의 기판에 단차를 갖는 정렬 키 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 키 패턴 형성 방법.Partially etching the exposed second gate insulating layer and the preliminary alignment key pattern to form an alignment key pattern having a step on a substrate of the scribe lane region. . 제3항에 있어서, 상기 제1 게이트 절연막 패턴 및 캡핑막 패턴을 형성하는 단계는, The method of claim 3, wherein the forming of the first gate insulating layer pattern and the capping layer pattern includes: 상기 소자분리막 및 예비 정렬 키 패턴을 포함하는 기판 상에 제1 게이트 절 연막을 형성하는 단계;Forming a first gate insulating film on the substrate including the device isolation layer and the preliminary alignment key pattern; 상기 제1 게이트 절연막을 질화처리하여 상기 제1 게이트 절연막의 상부를 캡핑막으로 전환시키는 단계;Nitriding the first gate insulating film to convert an upper portion of the first gate insulating film into a capping film; 상기 제2 소자 형성 영역의 상기 캡핑막 상에 포토레지스트 패턴을 형성하여 상기 제1 소자 형성 영역 및 스크라이브 레인 영역을 노출시키는 단계; 및Forming a photoresist pattern on the capping layer of the second device formation region to expose the first device formation region and the scribe lane region; And 상기 노출된 제1 소자 형성 영역 및 스크라이브 레인 영역의 상기 캡핑막 및 제1 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 정렬 키 패턴 형성 방법.And removing the capping layer and the first gate insulating layer of the exposed first element formation region and the scribe lane region. 제4항에 있어서, 상기 캡핑막은 150 내지 250Å의 두께를 갖는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 정렬 키 패턴 형성 방법.The method of claim 4, wherein the capping layer is formed of a silicon nitride layer having a thickness of about 150 to about 250 microns.
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