KR20060075948A - Column redundancy circuit in semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 회로 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 컬럼 리던던시 회로에 관한 것이다. 본 발명은 리프레시 동작시 불필요한 전류의 소모를 줄일 수 있는 반도체 메모리 소자의 컬럼 리던던시 회로를 제공하는데 그 목적이 있다. 본 발명에서는 컬럼 리던던시 회로에 필요한 신호를 공급하기 위한 워드라인 클리어 신호 드라이버 및 어드레스 신호 드라이버에 리프레시 신호를 제어신호로서 인가함으로써 리프레시 동작시 컬럼 리페어 퓨즈부를 디스에이블 시키고 부하 구동에 따른 전류 소모도 저감한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit design techniques, and more particularly, to column redundancy circuits in semiconductor memory devices. SUMMARY OF THE INVENTION An object of the present invention is to provide a column redundancy circuit of a semiconductor memory device capable of reducing unnecessary current consumption during a refresh operation. According to the present invention, a refresh signal is applied as a control signal to a word line clear signal driver and an address signal driver for supplying a signal required for a column redundancy circuit, thereby disabling the column repair fuse in a refresh operation and reducing current consumption due to load driving. .

컬럼 리던던시, 셀프 리프레시 신호, 전류 소모, 컬럼 리페어 퓨즈부, 로우 경로 신호Column Redundancy, Self Refresh Signal, Current Consumption, Column Repair Fuse, Low Path Signal

Description

반도체 메모리 소자의 컬럼 리던던시 회로{COLUMN REDUNDANCY CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE} COLUMN REDUNDANCY CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE             

도 1은 종래기술에 따른 컬럼 리던던시 회로의 구성을 나타낸 도면.1 is a view showing the configuration of a column redundancy circuit according to the prior art.

도 2는 본 발명의 일 실시예에 따른 컬럼 리던던시 회로의 구성을 나타낸 도면.2 illustrates a configuration of a column redundancy circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

40 : 워드라인 클리어 신호 드라이버40: word line clear signal driver

50 : 어드레스 신호 드라이버50: address signal driver

60 : 컬럼 리페어 퓨즈부60: column repair fuse

WLC : 워드라인 클리어 신호WLC: Wordline Clear Signal

XMAT<0:n> : 어드레스 신호XMAT <0: n>: address signal

본 발명은 반도체 회로 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 컬럼 리던던시 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit design techniques, and more particularly, to column redundancy circuits in semiconductor memory devices.

반도체 메모리 소자 중에서도 DRAM의 단위셀은 하나의 스위칭 트랜지스터와 하나의 저장용 캐패시터로 구성되어 있기 때문에 SRAM이나 플래쉬 메모리와 달리 누설전류로 인하여 시간이 지남에 따라 셀에 저장된 데이터를 잃어 버리는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 데이터를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 동작을 리프레시라 한다. 리프레시는 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 해당 워드라인에 연결된 셀의 데이터를 감지 및 증폭시킨 후 셀에 재기록하는 방식으로 수행된다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.Among the semiconductor memory devices, since the DRAM unit cell is composed of one switching transistor and one storage capacitor, unlike the SRAM or flash memory, data stored in the cell is lost over time due to leakage current. . In order to prevent such a phenomenon, an operation of rewriting data stored in a cell at a predetermined cycle is performed externally. Such an operation is called a refresh. The refresh is performed by floating a word line at least once within a retention time of each cell in the memory cell array, sensing and amplifying data of a cell connected to the word line, and then rewriting the cell. Here, the retention time is a time at which data can be maintained in the cell without refreshing after writing some data in the cell.

리프레시 모드에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않을 때 예컨대, 파워다운 모드에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다. 오토 리프레시 모드와 셀프 리프레시 모드는 모두 커맨드를 받은 후 내부 카운터로부터 로우 어드레스를 생성하여 수행되며, 요청이 들어올 때마다 이 로우 어드레스가 순차적으로 증가하게 된다.In the refresh mode, a certain combination of command signals are periodically displayed during normal operation to internally generate an address to perform a refresh on the corresponding cell, and when the normal operation is not performed, for example, a command is internally executed in the power down mode. There is a self refresh mode to create and perform. Both the auto refresh mode and the self refresh mode generate a row address from an internal counter after receiving a command, and the row address is sequentially increased each time a request comes in.

즉, 리프레시 동작은 로우 어드레스의 변경만으로 수행 가능하면 컬럼 경로 의 동작을 필요로 하지 않는다.That is, the refresh operation does not require the operation of the column path if the refresh operation can be performed only by changing the row address.

도 1은 종래기술에 따른 컬럼 리던던시 회로의 구성을 나타낸 도면이다.1 is a view showing the configuration of a column redundancy circuit according to the prior art.

도 1을 참조하면, 종래기술에 따른 컬럼 리던던시 회로는, 워드라인 클리어 신호(WLC)를 인가 받아 풀업제어신호(WLCbYF)를 생성하기 위한 워드라인 클리어 신호 드라이버(10)와, 어드레스 신호(XMAT<0:n>)를 인가 받아 풀다운제어신호(XMATYF<0:n>)를 생성하기 위한 어드레스 신호 드라이버(20)와, 풀업제어신호(WLCbYF) 및 풀다운제어신호(XMATYF<0:n>)를 입력으로 하는 컬럼 리페어 퓨즈부(30)로 구성된다.Referring to FIG. 1, a column redundancy circuit according to the related art includes a word line clear signal driver 10 for generating a pull-up control signal WLCbYF by receiving a word line clear signal WLC and an address signal XMAT < 0: n>) and the address signal driver 20 for generating the pulldown control signal XMATYF <0: n>, and the pullup control signal WLCbYF and the pulldown control signal XMATYF <0: n>. It consists of the column repair fuse part 30 used as an input.

여기서, 워드라인 클리어 신호 드라이버(10)는 직렬로 연결된 3개의 인버터로 구성되며, 어드레스 신호 드라이버(20)는 어드레스 신호(XMAT<0:n>) 각 비트에 대해 직렬로 연결된 4개의 인버터로 구성된다.Here, the word line clear signal driver 10 is composed of three inverters connected in series, and the address signal driver 20 is composed of four inverters connected in series for each bit of the address signal XMAT <0: n>. do.

한편, 컬럼 리페어 퓨즈부(30)는 전원전압단(VDD)과 노드 N1 사이에 접속되며 풀업제어신호 WLCbYF를 게이트 입력으로 하는 PMOS 트랜지스터(P1)와, 노드 N1에 병렬로 접속된 다수의 퓨즈(F0, F1, …, Fn)와, 접지전압단(VSS)와 각 퓨즈(F0, F1, …, Fn) 사이에 접속되며 풀다운제어신호 XMATYF<0:n>를 게이트 입력으로 하는 다수의 NMOS 트랜지스터(NA0, NA1, …, NAn)와, 노드 N1에 실린 신호를 래치하여 리던던트 셀 액세스 신호(RCAb)를 출력하기 위한 인버터 래치 - 2개의 인버터로 구성됨 - 를 구비한다.The column repair fuse unit 30 is connected between the power supply voltage terminal VDD and the node N1 and has a PMOS transistor P1 connected to the pull-up control signal WLCbYF as a gate input, and a plurality of fuses connected in parallel to the node N1. A plurality of NMOS transistors connected between F0, F1, ..., Fn, the ground voltage terminal VSS, and the respective fuses F0, F1, ..., Fn and whose pull-down control signals XMATYF <0: n> are gate inputs. (NA0, NA1, ..., NAn), and an inverter latch-consisting of two inverters-for latching the signal loaded at the node N1 to output the redundant cell access signal RCAb.

우선, 워드라인 클리어 신호(WLC)가 논리레벨 하이로 활성화되면, 풀업제어신호 WLCbYF는 논리레벨 로우로 활성화되고, 이에 따라 PMOS 트랜지스터(P1)가 턴 온되어 노드 N1을 논리레벨 하이로 프리차지 한다.First, when the word line clear signal WLC is activated at a logic level high, the pull-up control signal WLCbYF is activated at a logic level low, thereby turning on the PMOS transistor P1 to precharge the node N1 to a logic level high. .

이후, 인가된 어드레스 신호(XMAT<0:n>) 중 논리레벨 하이 상태인 비트에 해당하는 퓨즈(F0, F1, …, Fn)가 절단되지 않은 상태인 경우, 해당 어드레스 비트에 대응하는 NMOS 트랜지스터(NA0, NA1, …, NAn)가 턴온되어 노드 N1을 방전시킨다.Subsequently, when the fuses F0, F1, ..., Fn corresponding to the bits of the logic level high state among the applied address signals XMAT <0: n> are not disconnected, the NMOS transistors corresponding to the corresponding address bits (NA0, NA1, ..., NAn) are turned on to discharge node N1.

한편, 인가된 어드레스 신호(XMAT<0:n>) 중 논리레벨 하이 상태인 비트에 해당하는 퓨즈(F0, F1, …, Fn)가 절단된 상태인 경우, 즉 해당 어드레스가 리페어 어드레스인 경우에는 노드 N1이 프리차지 상태를 계속 유지하게 되므로, 최종 출력신호인 리던던트 셀 액세스 신호(RCAb)는 논리레벨 로우로 활성화되고, 이에 따라 해당 어드레스에 할당된 리던던트 셀을 액세스하게 된다.On the other hand, when the fuses F0, F1, ..., Fn corresponding to the bits of the logic level high state among the applied address signals XMAT <0: n> are disconnected, that is, the corresponding addresses are repair addresses. Since the node N1 continues to maintain the precharge state, the redundant cell access signal RCAb, which is the final output signal, is activated at a logic level low, thereby accessing the redundant cell assigned to the corresponding address.

전술한 바와 같이 리프레시 동작에서는 컬럼 경로의 동작이 필요하지 않으며, 이는 컬럼 리던던시 회로 역시 동작할 필요가 없음을 의미한다.As described above, the column path is not required for the refresh operation, which means that the column redundancy circuit does not need to be operated.

그런데, 종래의 컬럼 리던던시 회로는 전술한 바와 같이 워드라인 클리어 신호(WLC), 어드레스 신호(XMAT<0:n>) 등의 로우 경로와 관련된 신호를 사용하고 있어 리프레시 동작, 특히 셀프 리프레시 동작시 불필요한 전류 소모를 유발하고 있다.However, the conventional column redundancy circuit uses signals related to the low path such as the word line clear signal WLC and the address signal XMAT <0: n> as described above, which is unnecessary during a refresh operation, particularly a self refresh operation. It is causing current consumption.

이는 리프레시 동작 중에도 워드라인 클리어 신호 드라이버(10) 및 어드레스 신호 드라이버(20), 금속배선 등의 로드를 구동하는데 계속해서 전류가 소모됨은 물론, 컬럼 리페어 퓨즈부(30)의 노드 N1에서 방전 전류가 소모되는데 따른 것이다.This causes the current to continue to drive loads such as the word line clear signal driver 10, the address signal driver 20, and the metal wiring even during the refresh operation, as well as the discharge current at the node N1 of the column repair fuse unit 30. It is consumed.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레시 동작시 불필요한 전류의 소모를 줄일 수 있는 반도체 메모리 소자의 컬럼 리던던시 회로를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a column redundancy circuit of a semiconductor memory device capable of reducing unnecessary current consumption during a refresh operation.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 워드라인 클리어 신호 및 셀프 리프레시 신호에 응답하여 풀업제어신호를 생성하기 위한 워드라인 클리어 신호 드라이버; 어드레스 신호 및 상기 셀프 리프레시 신호에 응답하여 풀다운제어신호를 생성하기 위한 어드레스 신호 드라이버; 및 상기 풀업제어신호 및 상기 풀다운제어신호를 입력으로 하는 컬럼 리페어 퓨즈부를 구비하는 반도체 메모리 소자의 컬럼 리던던시 회로가 제공된다.According to an aspect of the present invention for achieving the above technical problem, a word line clear signal driver for generating a pull-up control signal in response to the word line clear signal and the self refresh signal; An address signal driver for generating a pull-down control signal in response to an address signal and the self refresh signal; And a column repair fuse unit configured to receive the pull-up control signal and the pull-down control signal as an input.

바람직하게, 상기 컬럼 리페어 퓨즈부는, 전원전압단과 출력 노드 사이에 접속되며 상기 풀업제어신호를 게이트 입력으로 하는 PMOS 트랜지스터; 상기 출력 노드에 병렬로 접속된 다수의 퓨즈; 접지전압단과 각각의 퓨즈 사이에 접속되며 상기 풀다운제어신호를 게이트 입력으로 하는 다수의 NMOS 트랜지스터; 및 상기 출력 노드에 실린 신호를 래치하여 리던던트 셀 액세스 신호를 출력하기 위한 인버터 래치를 구비한다.Preferably, the column repair fuse unit includes a PMOS transistor connected between a power supply voltage terminal and an output node and using the pull-up control signal as a gate input; A plurality of fuses connected in parallel to the output node; A plurality of NMOS transistors connected between a ground voltage terminal and each fuse, the plurality of NMOS transistors having the pull-down control signal as a gate input; And an inverter latch for latching a signal carried by the output node to output a redundant cell access signal.

바람직하게, 상기 워드라인 클리어 신호 드라이버는 상기 워드라인 클리어 신호 및 상기 셀프 리프레시 신호를 입력으로 하는 제1 낸드게이트와, 상기 제1 낸 드게이트의 출력단에 직렬로 연결된 다수의 인버터를 구비한다.Preferably, the word line clear signal driver includes a first NAND gate configured as an input of the word line clear signal and the self refresh signal, and a plurality of inverters connected in series to an output terminal of the first NAND gate.

바람직하게, 상기 어드레스 신호 드라이버는 상기 셀프 리프레시 신호 및 상기 어드레스 신호의 각 비트를 입력으로 하는 다수의 낸드게이트와, 상기 다수의 낸드게이트 각각의 출력단에 직렬로 연결된 다수의 인버터를 구비한다.Preferably, the address signal driver includes a plurality of NAND gates for inputting the self refresh signal and each bit of the address signal, and a plurality of inverters connected in series to output terminals of each of the plurality of NAND gates.

본 발명에서는 컬럼 리던던시 회로에 필요한 신호를 공급하기 위한 워드라인 클리어 신호 드라이버 및 어드레스 신호 드라이버에 리프레시 신호를 제어신호로서 인가함으로써 리프레시 동작시 컬럼 리페어 퓨즈부를 디스에이블 시키고 부하 구동에 따른 전류 소모도 저감한다.According to the present invention, a refresh signal is applied as a control signal to a word line clear signal driver and an address signal driver for supplying a signal required for a column redundancy circuit, thereby disabling the column repair fuse in a refresh operation and reducing current consumption due to load driving. .

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 2는 본 발명의 일 실시예에 따른 컬럼 리던던시 회로의 구성을 나타낸 도면이다.2 is a diagram illustrating a configuration of a column redundancy circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 컬럼 리던던시 회로는, 워드라인 클리어 신호(WLC) 및 셀프 리프레시 신호(SREFb)에 응답하여 풀업제어신호 WLCbYF를 생성하기 위한 워드라인 클리어 신호 드라이버(40)와, 어드레스 신호(XMAT<0:n>) 및 셀프 리프레시 신호(SREFb)에 응답하여 풀다운제어신호 XMATYF<0:n>를 생성하기 위한 어드레스 신호 드라이버(50)와, 풀업제어신호 WLCbYF 및 풀다운제어신호 XMATYF<0:n>를 입력으로 하는 컬럼 리페어 퓨즈부(60)를 구비한다.Referring to FIG. 2, the column redundancy circuit according to the present embodiment includes a word line clear signal driver 40 for generating a pull-up control signal WLCbYF in response to the word line clear signal WLC and the self refresh signal SREFb. An address signal driver 50 for generating a pulldown control signal XMATYF <0: n> in response to the address signals XMAT <0: n> and the self refresh signal SREFb, a pullup control signal WLCbYF and a pulldown control signal The column repair fuse part 60 which receives XMATYF <0: n> is provided.

여기서, 워드라인 클리어 신호 드라이버(40)는 워드라인 클리어 신호(WLC) 및 셀프 리프레시 신호(SREFb)를 입력으로 하는 낸드게이트(NAND11)와, 낸드게이트(NAND11)의 출력단에 직렬로 연결된 2개의 인버터를 구비한다.Here, the word line clear signal driver 40 includes two inverters connected in series with the NAND gate NAND11 that receives the word line clear signal WLC and the self refresh signal SREFb, and the output terminal of the NAND gate NAND11. It is provided.

또한, 어드레스 신호 드라이버(50)는 셀프 리프레시 신호(SREFb) 및 어드레스 신호(XMAT<0:n>)의 각 비트를 입력으로 하는 다수의 낸드게이트(NAND0, NAND1, …, NANDn)와, 낸드게이트(NAND0, NAND1, …, NANDn) 각각의 출력단에 직렬로 연결된 3개의 인버터를 구비한다.In addition, the address signal driver 50 includes a plurality of NAND gates NAND0, NAND1, ..., NANDn which input respective bits of the self refresh signal SREFb and the address signals XMAT <0: n>, and the NAND gate. (NAND0, NAND1, ..., NANDn) Each inverter has three inverters connected in series.

즉, 본 실시예에서는 워드라인 클리어 신호 드라이버(40)와 어드레스 신호 드라이버(50)의 첫번째 인버터를 2-입력 낸드게이트로 대체하였다.That is, in this embodiment, the first inverters of the word line clear signal driver 40 and the address signal driver 50 are replaced with two-input NAND gates.

한편, 컬럼 리페어 퓨즈부(60)는 전원전압단(VDD)과 노드 N1 사이에 접속되며 풀업제어신호 WLCbYF를 게이트 입력으로 하는 PMOS 트랜지스터(P1)와, 노드 N1에 병렬로 접속된 다수의 퓨즈(F0, F1, …, Fn)와, 접지전압단(VSS)와 각 퓨즈(F0, F1, …, Fn) 사이에 접속되며 풀다운제어신호 XMATYF<0:n>를 게이트 입력으로 하는 다수의 NMOS 트랜지스터(NA0, NA1, …, NAn)와, 노드 N1에 실린 신호를 래치하여 리던던트 셀 액세스 신호(RCAb)를 출력하기 위한 인버터 래치 - 2개의 인버터로 구성됨 - 를 구비한다. 즉, 상기 도 1에 도시된 종래의 컬럼 리페어 퓨즈부(30)와 동일한 구성을 가진다.Meanwhile, the column repair fuse unit 60 is connected between the power supply voltage terminal VDD and the node N1 and has a PMOS transistor P1 connected to the pull-up control signal WLCbYF as a gate input, and a plurality of fuses connected in parallel to the node N1. A plurality of NMOS transistors connected between F0, F1, ..., Fn, the ground voltage terminal VSS, and the respective fuses F0, F1, ..., Fn and whose pull-down control signals XMATYF <0: n> are gate inputs. (NA0, NA1, ..., NAn), and an inverter latch-consisting of two inverters-for latching the signal loaded at the node N1 to output the redundant cell access signal RCAb. That is, it has the same configuration as the conventional column repair fuse unit 30 shown in FIG.

우선, 노말 모드에서는 셀프 리프레시 신호(SREFb)가 논리레벨 하이로 비활성화 상태이기 때문에 워드라인 클리어 신호 드라이버(40)의 낸드게이트(NAND11) 및 워드라인 클리어 신호 드라이버(40)의 낸드게이트(NAND0, NAND1, …, NANDn)는 인버터로서 동작하므로, 전체적인 동작은 전술한 종래기술과 동일하다.First, in the normal mode, since the self refresh signal SREFb is inactive at a logic level high, the NAND gate NAND11 of the word line clear signal driver 40 and the NAND gates NAND0 and NAND1 of the word line clear signal driver 40 are inactive. , ..., NANDn) operate as an inverter, so that the overall operation is the same as in the above-described prior art.

즉, 워드라인 클리어 신호(WLC)가 논리레벨 하이로 활성화되면, 풀업제어신호 WLCbYF는 논리레벨 로우로 활성화되고, 이에 따라 PMOS 트랜지스터(P1)가 턴온되어 노드 N1을 논리레벨 하이로 프리차지 한다.That is, when the word line clear signal WLC is activated at a logic level high, the pull-up control signal WLCbYF is activated at a logic level low, and accordingly, the PMOS transistor P1 is turned on to precharge the node N1 to a logic level high.

이후, 인가된 어드레스 신호(XMAT<0:n>) 중 논리레벨 하이 상태인 비트에 해당하는 퓨즈(F0, F1, …, Fn)가 절단되지 않은 상태인 경우, 해당 어드레스 비트에 대응하는 NMOS 트랜지스터(NA0, NA1, …, NAn)가 턴온되어 노드 N1을 방전시킨다.Subsequently, when the fuses F0, F1, ..., Fn corresponding to the bits of the logic level high state among the applied address signals XMAT <0: n> are not disconnected, the NMOS transistors corresponding to the corresponding address bits (NA0, NA1, ..., NAn) are turned on to discharge node N1.

한편, 인가된 어드레스 신호(XMAT<0:n>) 중 논리레벨 하이 상태인 비트에 해당하는 퓨즈(F0, F1, …, Fn)가 절단된 상태인 경우, 즉 해당 어드레스가 리페어 어드레스인 경우에는 노드 N1이 프리차지 상태를 계속 유지하게 되므로, 최종 출력신호인 리던던트 셀 액세스 신호(RCAb)는 논리레벨 로우로 활성화되고, 이에 따라 해당 어드레스에 할당된 리던던트 셀을 액세스하게 된다.On the other hand, when the fuses F0, F1, ..., Fn corresponding to the bits of the logic level high state among the applied address signals XMAT <0: n> are disconnected, that is, the corresponding addresses are repair addresses. Since the node N1 continues to maintain the precharge state, the redundant cell access signal RCAb, which is the final output signal, is activated at a logic level low, thereby accessing the redundant cell assigned to the corresponding address.

다음으로, 셀프 리프레시 모드에 진입한 경우, 셀프 리프레시 신호(SREFb)가 논리레벨 로우로 활성화되므로 동작이 달라진다.Next, when the self refresh mode is entered, the operation is changed because the self refresh signal SREFb is activated at a logic level low.

즉, 셀프 리프레시 신호(SREFb)가 논리레벨 로우이므로 풀업제어신호 WLCbYF는 워드라인 클리어 신호(WLC)와 관계 없이 논리레벨 하이로 비활성화되고, 이에 따라 PMOS 트랜지스터(P1)가 턴오프된다.That is, since the self refresh signal SREFb is at a logic level low, the pull-up control signal WLCbYF is deactivated to a logic level high regardless of the word line clear signal WLC, and thus the PMOS transistor P1 is turned off.

그리고, 셀프 리프레시 신호(SREFb)가 논리레벨 로우이므로 풀다운제어신호 XMATYF<0:n>는 인가된 어드레스 신호(XMAT<0:n>)와 관계 없이 모두 논리레벨 로우가 되어 모든 NMOS 트랜지스터(NA0, NA1, …, NAn)가 턴오프된다. 따라서, 퓨즈 (F0, F1, …, Fn)의 절단 상태와 관계 없이 노드 N1은 방전이 일어나지 않게 된다.Since the self refresh signal SREFb is at the logic level low, the pull-down control signals XMATYF <0: n> are all at the logic level low regardless of the applied address signals XMAT <0: n>, so that all the NMOS transistors NA0, NA1, ..., NAn) are turned off. Therefore, the node N1 is not discharged regardless of the disconnection state of the fuses F0, F1, ..., Fn.

전술한 바와 같이 본 실시예에 따른 컬럼 리던던시 회로는 셀프 리프레시 동작시 워드라인 클리어 신호 드라이버(40) 및 어드레스 신호 드라이버(50)의 출력신호가 일정 레벨로 고정되므로 로드를 구동하는데 소모되는 전류를 저감할 수 있으며, 셀프 리프레시 동작시 컬럼 리페어 퓨즈부(60)의 노드 N1에서 방전에 의한 불필요한 전류 소모가 발생하는 것을 원천적으로 방지할 수 있다.As described above, in the column redundancy circuit according to the present embodiment, the output signals of the word line clear signal driver 40 and the address signal driver 50 are fixed at a predetermined level during the self-refresh operation, thereby reducing the current consumed to drive the load. In the self-refresh operation, unnecessary current consumption due to discharge may be prevented at the node N1 of the column repair fuse unit 60.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 클리어 신호 드라이버 및 어드레스 신호 드라이버에서 셀프 리프레시 신호와 입력 신호를 논리조합하기 위하여 낸드게이트를 사용하는 경우를 일례로 들어 설명하였으나, 이는 셀프 리프레시 신호 및 입력 신호가 하이 액티브 신호인지 로우 액티브 신호인지에 따라 다른 논리게이트로 대체할 수 있다.For example, in the above-described embodiment, the case where the NAND gate is used to logically combine the self-refresh signal and the input signal in the clear signal driver and the address signal driver has been described as an example, but the self-refresh signal and the input signal are high active signals. It can be replaced by another logic gate depending on whether it is a low active signal.

또한, 전술한 실시예에서 클리어 신호 드라이버 및 어드레스 신호 드라이버를 구성하는 인버터 체인의 단수는 변동이 가능하다.In the above-described embodiment, the number of stages of the inverter chain constituting the clear signal driver and the address signal driver can vary.

전술한 본 발명은 셀프 리프레시 모드에서의 불필요한 전류 소모를 저감하는 효과가 있다.
The present invention described above has the effect of reducing unnecessary current consumption in the self refresh mode.

Claims (4)

워드라인 클리어 신호 및 셀프 리프레시 신호에 응답하여 풀업제어신호를 생성하기 위한 워드라인 클리어 신호 드라이버;A word line clear signal driver for generating a pull-up control signal in response to the word line clear signal and the self refresh signal; 어드레스 신호 및 상기 셀프 리프레시 신호에 응답하여 풀다운제어신호를 생성하기 위한 어드레스 신호 드라이버; 및An address signal driver for generating a pull-down control signal in response to an address signal and the self refresh signal; And 상기 풀업제어신호 및 상기 풀다운제어신호를 입력으로 하는 컬럼 리페어 퓨즈부Column repair fuse unit for inputting the pull-up control signal and the pull-down control signal 를 구비하는 반도체 메모리 소자의 컬럼 리던던시 회로.A column redundancy circuit of a semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 컬럼 리페어 퓨즈부는,The column repair fuse, 전원전압단과 출력 노드 사이에 접속되며 상기 풀업제어신호를 게이트 입력으로 하는 PMOS 트랜지스터;A PMOS transistor connected between a power supply voltage terminal and an output node and having the pull-up control signal as a gate input; 상기 출력 노드에 병렬로 접속된 다수의 퓨즈;A plurality of fuses connected in parallel to the output node; 접지전압단과 각각의 퓨즈 사이에 접속되며 상기 풀다운제어신호를 게이트 입력으로 하는 다수의 NMOS 트랜지스터; 및A plurality of NMOS transistors connected between a ground voltage terminal and each fuse, the plurality of NMOS transistors having the pull-down control signal as a gate input; And 상기 출력 노드에 실린 신호를 래치하여 리던던트 셀 액세스 신호를 출력하기 위한 인버터 래치를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼 리던던시 회로.And an inverter latch for latching a signal carried in the output node and outputting a redundant cell access signal. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 워드라인 클리어 신호 드라이버는 상기 워드라인 클리어 신호 및 상기 셀프 리프레시 신호를 입력으로 하는 제1 낸드게이트와,The word line clear signal driver may include a first NAND gate configured to receive the word line clear signal and the self refresh signal; 상기 제1 낸드게이트의 출력단에 직렬로 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼 리던던시 회로.And a plurality of inverters connected in series to the output terminal of the first NAND gate. 제3항에 있어서,The method of claim 3, 상기 어드레스 신호 드라이버는 상기 셀프 리프레시 신호 및 상기 어드레스 신호의 각 비트를 입력으로 하는 다수의 낸드게이트와,The address signal driver includes a plurality of NAND gates which input respective bits of the self refresh signal and the address signal; 상기 다수의 낸드게이트 각각의 출력단에 직렬로 연결된 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼 리던던시 회로.And a plurality of inverters connected in series to output ends of the plurality of NAND gates, respectively.
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