KR20060075887A - Method for forming metal-line of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 공정에 관한 것으로, 보다 상세하게는 금속간 유전체 물질(inter-metal dielectrics)중 하나인 다공성 저유전막(porous low-K dielectric)을 이용한 다마신(damascene) 방법으로 금속 배선을 형성하는 경우, 플라즈마에 강한 유전막을 이용한 다마신 방법으로 금속 배선을 먼저 형성한 다음, 상기 금속 배선 간을 다공성 저유전막으로 매립함으로써, 식각 공정 및 애싱 공정에서 상기 다공성 저유전막이 손상되어 소자의 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a process for forming metal wirings in a semiconductor device, and more particularly, to a damascene method using a porous low-K dielectric, which is one of inter-metal dielectrics. In the case of forming the metal wiring, the metal wiring is first formed by a damascene method using a dielectric film resistant to plasma, and then the metal wiring is filled with a porous low dielectric film, thereby damaging the porous low dielectric film in an etching process and an ashing process. The present invention relates to a method for forming a metal wiring of a semiconductor device which can prevent deterioration of the characteristics of the device.
Description
도 1a 및 도 1e는 종래 금속 배선 형성 방법에 따른 공정 단면도.1A and 1E are cross-sectional views of a process according to a conventional metal wiring forming method.
도 2a 내지 도 2i는 본 발명의 금속 배선 형성 방법에 따른 공정 단면도.2A to 2I are cross-sectional views of a process of forming a metal wiring according to the present invention.
< 도면의 주요 부분에 대한 간단한 설명 ><Brief description of the main parts of the drawing>
1, 21 : 피식각층 3 : 다공성 저유전막1, 21: etching layer 3: porous low dielectric film
3-1 : 다공성 저유전막 패턴 5, 25 : 포토레지스트 패턴3-1: porous low
7, 27 : 배리어 메탈층 9, 29 : 하부 구리 배선7, 27:
23 : 제 1 유전막 23-1 : 제 1 유전막 패턴23: first dielectric layer 23-1: first dielectric layer pattern
31 : 제 2 다공성 저유전막 33 : 기공31: second porous low dielectric film 33: pores
본 발명은 반도체 소자의 금속 배선 형성 공정에 관한 것으로, 보다 상세하게는 금속간 유전체 물질(inter-metal dielectrics)중 하나인 다공성 저유전막(porous low-K dielectric)을 이용한 다마신(damascene) 방법으로 금속 배선을 형성하는 경우, 플라즈마에 강한 유전막을 이용한 다마신 방법으로 금속 배선을 먼저 형성한 다음, 상기 금속 배선 간을 다공성 저유전막으로 매립함으로써, 식각 공정 및 애싱 공정에서 상기 다공성 저유전막이 손상되어 소자의 특성이 열화되는 것을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)는 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서의 회로 밀도(circuit density)는 증가하고 있다. In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. Circuit density at the sides is increasing.
CMOS 로직 소자의 스피드 증가는 주로 게이트 길이 감소에 의한 게이트 지연 시간(gate delay time)을 줄이는 것에 의존하여 왔으나, 소자의 고집적화로 BEOL(Back End Of Line) 금속화(metallization)에 의한 시정수(Resistance Capacitance; RC) 지연이 소자의 속도를 좌우하게 되었다. Increasing the speed of CMOS logic devices has been mainly dependent on reducing the gate delay time due to the reduction of the gate length, but due to the high integration of the device, the time constant due to the back end of line (BEOL) metallization Capacitance (RC) delay determines the speed of the device.
이러한 시정수 지연을 줄이기 위해, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로써 비저항이 낮아 신호전달 속도를 증가시킬 수 있는 구리와 같은 금속을 금속 배선 재료로 적용하고, 소자 간의 저항을 감소시키기 위하여 층간 절연층을 저유전 물질로 형성한 다음, 다마신 공정을 수행한다.To reduce this time-constant delay, a metal interconnect material such as copper is used as an interconnection material useful for integration circuits, which can increase the signal transfer rate due to its low resistivity. The interlayer insulating layer is formed of a low dielectric material in order to reduce the pressure, and then a damascene process is performed.
상기 저유전 물질은 다공성(porosity) 산화물과 같이 유전 상수값이 3이하의 저유전 상수값(Low-k)을 갖는 물질로써, 유전율이 1.0인 공기를 도입하기 위해 유기 물질로 이루어진 매트릭스(matrix)와 다공물질(porogen)을 이용하여 기공(pore)을 가지는 막을 형성하여 얻어진다. The low dielectric material is a material having a low dielectric constant (Low-k) having a dielectric constant value of 3 or less, such as a porosity oxide, and a matrix of organic materials for introducing air having a dielectric constant of 1.0. It is obtained by forming a membrane having pores by using porogen.
하지만, 기존의 무기 물질(SiO2 등)과 상기 저유전 물질을 함께 반도체 공정 에 이용하는 경우 이상 패턴이 형성되는 등 여러 가지 문제점을 발생시킨다.However, when using a conventional inorganic material (such as SiO 2 ) and the low-k dielectric material together in the semiconductor process, various problems, such as an abnormal pattern is formed.
종래 금속 배선을 형성하기 위한 일반적인 다마신 방법의 일부를 도 1a 내지 도 1d를 이용하여 설명한다.A part of the general damascene method for forming a conventional metal wiring will be described using Figs. 1A to 1D.
도 1a를 참조하면, 피식각층(1) 상부에 다공성 저유전막(3)을 형성한다.Referring to FIG. 1A, a porous low
상기 다공성 저유전막(3) 상부에 포토레지스트층(미도시)을 형성한 다음, 포토/에치 공정을 수행하여 도 1b에 도시한 바와 같이 포토레지스트 패턴(5)을 형성한다.A photoresist layer (not shown) is formed on the porous low
상기 도 1b의 포토레지스트 패턴(5)을 식각 마스크로 상기 다공성 저유전막(3)에 대한 식각 공정을 수행하여 도 1c에 도시한 바와 같이 다공성 저유전막 패턴(3-1)을 형성한다. 그리고, 상기 결과물에 대한 O2 애싱 공정을 수행하여 잔류하는 포토레지스트 패턴(5)을 제거한다.An etching process is performed on the porous low
상기 도 1c에서 형성된 다공성 저유전막 패턴(3-1)을 포함하는 전면에 도 1d에 도시한 바와 같이 배리어 메탈층(7)을 증착한다.The
상기 도 1d의 배리어 메탈층(7)을 포함하는 전면에 구리층(미도시)을 형성한 다음, 상기 다공성 저유전막 패턴(3-1)이 노출될 때까지 연마 공정을 수행하여 상부가 평탄화된 하부 구리 배선(9)을 형성한다. A copper layer (not shown) is formed on the entire surface including the
이 후, 상기 형성된 구리 배선(9)을 포함하는 전면에 다공성 저유전막(미도시)을 재형성하고, 식각하여 상부 구리 배선(미도시)을 형성하는 공정을 수행할 수 있다.Thereafter, a process of reforming a porous low dielectric film (not shown) on the entire surface including the formed
이때, 상기 다공성 저유전막 패턴을 형성을 위해 식각 공정이나, 식각 마스크로 사용되었던 포토레지스트 패턴을 제거(cleaning)하기 위한 O2 플라즈마를 이용한 애싱 공정 시에 상기 다공성 저유전막 내에 주요 성분인 카본이 상기 산소와 반응하여 중합체가 형성되면서 탄소가 고갈(depletion)되거나, CO2 가스로 날아가는 현상등으로 인해 저유전막질이 저하(degradation)되어 물리적 또는 전기적 특성을 잃어버리게 되며, 보윙(bowing) 현상과 같은 이상 패턴이 형성되어 구멍(void)이 생기게 되면 금속 배선이 누설(leakage) 되는 등 소자의 특성이 열화되어 배선의 신뢰도(reliability)가 감소된다.In this case, carbon, which is a main component in the porous low dielectric layer, is used in an etching process for forming the porous low dielectric layer pattern or an ashing process using an O 2 plasma to remove the photoresist pattern used as an etching mask. As the polymer is formed by reacting with oxygen, depletion of carbon or flying into CO 2 gas degrades the low dielectric film quality, resulting in loss of physical or electrical properties, such as bowing. If the abnormal pattern is formed and a void is formed, the characteristics of the device are degraded, such as leakage of the metal wiring, thereby reducing the reliability of the wiring.
이를 개선하기 위하여, 상기 애싱 가스를 산소 가스 대신 수소(H2) 나 질소(NH3) 등을 사용하여 애싱에 의한 손실(damage)을 최소화시켜 유전상수의 증가를 억제하려 하였으나, 이 또한 보윙 형상 및 낮은 애싱 비(rate)와 잔유물(residue)이 발생하는 단점이 있다.In order to improve this, the ashing gas is used to suppress the increase of the dielectric constant by minimizing the ashing damage by using hydrogen (H 2 ) or nitrogen (NH 3 ) instead of oxygen gas. And low ashing rates and residues.
이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발 없이도 상기한 종래의 문제점을 개선할 수 있는 새로운 금속 배선 형성 방법을 개발하여 본 발명을 완성하였다. Accordingly, the present inventors have completed the present invention by developing a new metal wiring forming method that can improve the above-mentioned conventional problems without expensive equipment development.
본 발명은 반도체 소자의 금속 배선 형성 시에, 금속 배선을 형성한 다음, 다공성 저유전막에 의한 절연막을 형성함으로써, 다공성 저유전막의 손상을 최소화 시켜 소자의 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 것에 그 목적이 있다. The present invention provides a metal wiring of a semiconductor device that can improve the characteristics of the device by minimizing damage to the porous low dielectric film by forming a metal wiring and then forming an insulating film by the porous low dielectric film when forming the metal wiring of the semiconductor device. Its purpose is to provide a formation method.
상기 목적을 달성하기 위하여 본 발명에서는 In the present invention to achieve the above object
(a) 피식각층 상부에 제 1 유전막을 형성하는 단계;(a) forming a first dielectric layer on the etched layer;
(b) 상기 제 1 유전막 상부에 포토/에치 공정에 의한 포토레지스트 패턴을 형성하는 단계;(b) forming a photoresist pattern on the first dielectric layer by a photo / etch process;
(c) 상기 포토레지스트 패턴을 식각 마스크로 상기 피식각층이 노출될 때까지 상기 제 1 유전막에 대한 식각 공정을 수행하여 제 1 유전막 패턴을 형성하는 단계;(c) forming a first dielectric layer pattern by performing an etching process on the first dielectric layer until the etched layer is exposed using the photoresist pattern as an etching mask;
(d) 상기 제 1 유전막 패턴을 포함하는 전면에 배리어 메탈층을 형성하는 단계;(d) forming a barrier metal layer on the entire surface including the first dielectric layer pattern;
(e) 상기 배리어 메탈층을 포함하는 전면에 구리층을 매립한 다음 평탄화 공정을 수행하여 구리 배선을 형성하는 단계;(e) embedding a copper layer on the entire surface including the barrier metal layer and then performing a planarization process to form a copper wiring;
(f) 상기 구리 배선을 포함하는 전면에 대한 세정 공정을 수행하여, 상기 제 1 유전막 패턴을 제거하는 단계;(f) performing a cleaning process on the entire surface including the copper wiring to remove the first dielectric layer pattern;
(g) 상기 남아있는 구리 배선을 포함하는 전면에 다공성 저유전막을 매립하는 단계; (g) embedding the porous low dielectric film on the entire surface including the remaining copper wiring;
(h) 상기 형성된 다공성 저유전막 및 구리 배선을 포함하는 전면에 열공정을 수행하는 단계; 및 (h) performing a thermal process on the entire surface including the formed porous low dielectric film and copper wiring; And
(i) 상기 결과물에 대하여 상기 구리 배선이 노출될 때까지 상기 다공성 저유전막에 대한 연마 공정을 수행하여 평탄화된 구리 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.(i) forming a planarized copper wiring by performing a polishing process on the porous low dielectric film until the copper wiring is exposed with respect to the resultant.
이때, 상기 (c) 패터닝 공정 후에 O2, H2 및 NH3 가스를 이용한 애싱 공정을 수행하여 상기 포토레지스트 패턴을 제거하는 단계를 더 포함한다.At this time, the step (c) further comprises the step of removing the photoresist pattern by performing an ashing process using O 2 , H 2 and NH 3 gas after the patterning process.
이하, 본 발명을 도면을 들어 상세히 설명한다. Hereinafter, the present invention will be described in detail with reference to the drawings.
우선, 도 2a를 참조하면, 피식각층(21) 상부에 플라즈마에 강한 제 1 유전막(23)을 형성한다.First, referring to FIG. 2A, a first
상기 제 1 유전막은 일반적인 금속간 유전체막인 실리카(SiO2), SiOC, FSG(fluorosilicate glass) 등의 물질을 이용한 화학기상증착법(chemical vapor deposition) 방법에 의해 2000∼20000Å 두께로 형성한다.The first dielectric layer is formed to a thickness of 2000 to 20000 Å by a chemical vapor deposition method using a material such as silica (SiO 2 ), SiOC, or fluorosilicate glass (FSG), which is a general intermetal dielectric layer.
이때, 상기 제 1 유전막은 후속 습식 세정 공정 시에 선택비를 향상시키기 위하여, 상기 피식각층(21)과 서로 다른 종류의 막을 이용하여 형성해야 한다.In this case, the first dielectric layer should be formed using a different type of film from the
상기 도 2a의 제 1 유전막(23) 상부에 포토레지스트층(미도시)을 형성한 다음, 포토/에치 공정을 수행하여 도 2b에 도시한 바와 같이 포토레지스트 패턴(25)을 형성한다.A photoresist layer (not shown) is formed on the first
상기 도 2b의 포토레지스트 패턴을 식각 마스크로 상기 피식각층 패턴(21)이 노출될 때까지 상기 제 1 유전막(23)에 대한 식각 공정을 수행하여 제 1 유전막 패턴을 형성한다.
An etching process is performed on the
이때, 상기 식각 공정은 CF4, C2F6, C4F8 또는 CHF 3 가스를 이용한 플라즈마 식각 공정으로 수행된다.In this case, the etching process is performed by a plasma etching process using CF 4 , C 2 F 6 , C 4 F 8 or CHF 3 gas.
그리고, 상기 제 1 유전막 패턴(23-1) 상부에 잔류하는 포토레지스트 패턴(25)에 대한 O2 애싱 공정을 수행하여 도 2c에 도시한 바와 같이 상기 포토레지스트 패턴(127)을 제거한다.The photoresist pattern 127 is removed as shown in FIG. 2C by performing an O 2 ashing process on the
상기 애싱 공정은 O2, H2 및 NH3 가스를 이용하는 RIE 방법으로 수행된다. The ashing process is performed by RIE method using O 2 , H 2 and NH 3 gas.
이때, 상기 제 1 유전막은 플라즈마에 강한 유전막으로 형성되어 있으므로, 상기 애싱 공정에 의해 손상되지 않는다.At this time, since the first dielectric film is formed of a dielectric film resistant to plasma, it is not damaged by the ashing process.
상기 도 2c의 제 1 유전막 패턴(23-1)을 포함하는 전면에 도 2d에 도시한 바와 같이 배리어 메탈층(27)을 형성한다.A
이때, 상기 배리어 메탈층은 후속 구리 배선의 유전체층으로 확산되는 것을 방지하기 위한 막(diffusion barrier)으로써 탄탈륨/탄탈륨 나이트라이드(Ta/TaN)를 이용하여 50∼500Å두께로 형성한다.In this case, the barrier metal layer is formed to a thickness of 50 to 500 kW using tantalum / tantalum nitride (Ta / TaN) as a film to prevent diffusion to the dielectric layer of the subsequent copper wiring.
도 2d의 배리어 메탈층(27)을 포함하는 전면에 구리층(미도시)을 매립한 다음 상기 제 1 유전막(23)이 노출될 때까지 평탄화 공정을 수행하여 도 2e에 도시한 바와 같이 구리 배선(29)을 형성한다.A copper layer (not shown) is embedded in the entire surface including the
이때, 상기 구리층은 스퍼터링이나 CVD 또는 전기도금법으로 수행되는데, 상기 전기 도금법으로 형성되는 경우, 씨드 금속막(미도시)을 먼저 배리어 메탈층 상에 형성한 후 매립하는 것이 바람직하다. In this case, the copper layer is performed by sputtering, CVD, or electroplating. When the electroplating method is formed, it is preferable to form a seed metal film (not shown) on the barrier metal layer and then embed it.
상기 도 2e의 구리 배선(29)을 포함하는 전면에 대해 습식 세정 공정을 수행함으로써, 상기 제 1 유전막 패턴(23-1)을 제거하여 도 2f에 도시한 바와 같이 구리 배선(29)만을 남긴다.By performing a wet cleaning process on the entire surface including the
이때, 상기 습식 세정 공정은 불소를 주성분으로 한 화학용액(Fluorine based chemical solution)을 이용한 회전(spinning) 및 현상(bath) 방법으로 수행된다.In this case, the wet cleaning process is performed by spinning and bathing using a fluorine-based chemical solution.
상기 도 2f에 도시한 구리 배선(29)을 포함하는 전면에 도 2g에 도시한 바와 같이 다공성 저유전막(31)을 매립한다.A porous low
이때. 상기 다공성 저유전막은 유기실리케이트계의 매트릭스와 다양한 구조의 다공물질을 용매에 녹여 혼합시킨 용액을 SOG 방법을 이용하여 형성한다.At this time. The porous low-dielectric film forms a solution in which an organic silicate matrix and porous materials having various structures are dissolved in a solvent and mixed using a SOG method.
이와 같은 상기 다공성 저유전막은 SOG 법으로 구리 배선 상에 형성되기 때문에, 상기 구리 배선이 미세한 가격을 가진 패턴이라도 갭 필(gap-fill) 특성이 높아, 우수한 매립 정도를 보인다.Since the porous low-k dielectric film is formed on the copper wiring by SOG method, even if the copper wiring pattern has a fine price, the gap fill property is high, and the filling degree is excellent.
그 다음, 상기 도 2g에 형성된 다공성 저유전막(31)에 대한 열공정을 수행하여 도 2h에 도시한 바와 같이 상기 다공성 저유전막을 경화시키면서, 다공성 유전막 내부에 기공(pore)을 형성시켜 유전상수를 낮춘다.Then, a thermal process is performed on the porous low
이때, 상기 열 공정은 베이킹 공정과 경화(curing) 공정으로 나눌 수 있으며, 베이킹 공정은 100∼350℃ 사이의 온도에서 진행되며, 경화는 400℃ 이상의 로(furnace), UV 및 전자빔(electron beam)을 이용하여 진행된다.In this case, the thermal process may be divided into a baking process and a curing process, and the baking process is performed at a temperature between 100 and 350 ° C., and the curing is performed at a furnace, UV, and electron beam of 400 ° C. or higher. Proceed by using.
상기 도 2h의 결과물에 대하여, 상기 구리 배선(29)이 노출될 때까지 상기 다공성 저유전막에 대한 연마 공정을 수행함으로써, 도 2i에 도시한 바와 같이 평탄화된 구리 배선(29)을 형성한다.With respect to the resultant of FIG. 2H, the
이후, 상기 형성된 구리 배선 상부에 대한 후속 공정으로 다층 금속 배선을 형성하는 공정을 수행할 수 있다.Thereafter, a process of forming a multilayer metal wiring may be performed as a subsequent process on the upper portion of the formed copper wiring.
전술한 바와 같이, 종래 금속 배선 형성 공정 시에는 다공성 저유전막을 먼저 형성한 다음, 포토/식각 공정으로 금속 배선을 형성하는 공정을 수행하였기 때문에, 사용되던 식각 공정 조건이나, 포토레지스트 패턴을 제거하기 위한 애싱 공정 등에 상기 다공성 저유전막이 손상되어 이상 패턴이 형성되는 단점이 있었다.As described above, in the conventional metal wiring forming process, since the porous low dielectric film was first formed and then the metal wiring was formed by the photo / etch process, the etching process conditions and the photoresist pattern used were removed. There was a disadvantage in that the porous low-dielectric film was damaged and the abnormal pattern was formed for the ashing process.
반면, 본 발명에서는 금속 배선을 형성한 다음, 다공성 저유전막을 형성하기 때문에, 상기 식각 공정이나, 애싱 공정에 상기 다공성 저유전막이 직접적으로 영향을 받지 않기 때문에, 다공성 저유전막의 고유의 특성이 유지되어 이상 패턴이 발생되지 않는다.On the other hand, in the present invention, since the porous low dielectric film is formed after the metal wiring is formed, the porous low dielectric film is not directly affected by the etching process or the ashing process, thereby maintaining the inherent characteristics of the porous low dielectric film. As a result, no abnormal pattern is generated.
이상에서 살펴본 바와 같이, 본 발명은 금속 배선을 형성한 다음, 다공성 저유전막을 형성하기 때문에, 상기 식각 공정이나, 애싱 공정에 의해 상기 다공성 저유전막이 손상되는 것을 방지하여 저유전막의 고유의 특성이 유지되도록 하고, 이에 따라 이상 패턴이 발생되지 않아 금속 배선의 신뢰도(reliability)를 증가시킨다.As described above, since the present invention forms a porous low dielectric film after forming the metal wiring, the inherent characteristics of the low dielectric film are prevented by damaging the porous low dielectric film by the etching process or the ashing process. This prevents abnormal patterns from occurring, thereby increasing the reliability of the metal wiring.
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|---|---|---|---|
| KR1020040115257A KR20060075887A (en) | 2004-12-29 | 2004-12-29 | Method for forming metal-line of semiconductor device |
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| KR1020040115257A KR20060075887A (en) | 2004-12-29 | 2004-12-29 | Method for forming metal-line of semiconductor device |
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| KR20060075887A true KR20060075887A (en) | 2006-07-04 |
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| KR1020040115257A KR20060075887A (en) | 2004-12-29 | 2004-12-29 | Method for forming metal-line of semiconductor device |
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| Country | Link |
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| KR (1) | KR20060075887A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787707B1 (en) | 2006-08-30 | 2007-12-21 | 동부일렉트로닉스 주식회사 | Method of fabricating semiconductor device having multi layer cu line and mim capacitor |
| KR100789580B1 (en) | 2006-12-11 | 2007-12-28 | 동부일렉트로닉스 주식회사 | Metal wiring forming method in semiconductor device |
| US9450140B2 (en) | 2009-08-27 | 2016-09-20 | Samsung Display Co., Ltd. | Thin film deposition apparatus and method of manufacturing organic light-emitting display apparatus using the same |
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2004
- 2004-12-29 KR KR1020040115257A patent/KR20060075887A/en not_active Application Discontinuation
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