KR20060075436A - 반도체 소자의 비트라인 형성방법 - Google Patents

반도체 소자의 비트라인 형성방법 Download PDF

Info

Publication number
KR20060075436A
KR20060075436A KR1020040114221A KR20040114221A KR20060075436A KR 20060075436 A KR20060075436 A KR 20060075436A KR 1020040114221 A KR1020040114221 A KR 1020040114221A KR 20040114221 A KR20040114221 A KR 20040114221A KR 20060075436 A KR20060075436 A KR 20060075436A
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
contact plug
patterned
bit line
Prior art date
Application number
KR1020040114221A
Other languages
English (en)
Inventor
길민철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040114221A priority Critical patent/KR20060075436A/ko
Publication of KR20060075436A publication Critical patent/KR20060075436A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 본 발명의 사상은 콘택 플러그가 형성된 반도체 기판 상에 콘택 플러그 보호막, 제1 층간 절연막, 제2 층간 절연막 및 하드마스크용 도전막을 순차적으로 형성하는 단계, 상기 하드 마스크용 도전막을 패터닝하고, 상기 패터닝된 하드마스크용 도전막을 식각 마스크로 상기 제2 층간 절연막을 식각하는 단계, 상기 패터닝된 하드 마스크용 도전막을 제거하는 공정이 수행되면, 상기 제1층간 절연막 또한 패터닝되는 단계 및 상기 콘택 플러그 보호막을 패터닝하면, 상기 콘택 플러그를 노출하면서 동시에 패터닝된 상기 제1 층간 절연막, 패터닝된 제2 층간 절연막 및 패터닝된 콘택 플러그 보호막으로 인해 비트라인 패턴이 정의되는 단계를 포함한다.
비트라인, 콘택 플러그

Description

반도체 소자의 비트라인 형성방법{Method of forming a bit line in semiconductor device}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 18: 공통 드레인 콘택 플러그
20: 공통 드레인 콘택 플러그 보호막 22, 24, 26: 하드마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 비트라인 형성방법에 관한 것이다.
반도체 소자의 제조방법에 있어서, 반도체 기판 상에 형성된 도전영역들을 노출하는 콘택 플러그를 형성하고, 이 콘택 플러그와 외부요소들과의 접촉 연결을 위한 비트라인을 형성하게 된다.
상기 콘택 플러그를 노출하기 위한 비트라인을 형성하기 위한 식각 공정시, 상기 콘택 플러그에도 식각이 가해져 손실이 발생하게 된다.
이 손실이 발생된 콘택플러그는 이후 형성될 비트라인과의 연결이 제대로 되지 않거나 저항이 증가하는 등의 문제가 발생하게 된다.
따라서 비트라인 형성을 위한 패터닝 공정시 공통 드레인 콘택 플러그의 노출을 방지하여 공통 드레인 콘택 플러그의 손실을 방지하는 기술들이 요구된다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 비트라인 형성을 위한 패터닝 공정시 공통 드레인 콘택 플러그의 노출을 방지하여 공통 드레인 콘택 플러그의 손실을 방지하는 반도체 소자의 비트라인 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 콘택 플러그가 형성된 반도체 기판 상에 콘택 플러그 보호막, 제1 층간 절연막, 제2 층간 절연막 및 하드마스크용 도전막을 순차적으로 형성하는 단계, 상기 하드 마스크용 도전막을 패터닝하고, 상기 패터닝된 하드마스크용 도전막을 식각 마스크로 상기 제2 층간 절연막을 식각하는 단계, 상기 패터닝된 하드 마스크용 도전막을 제거하는 공정이 수행되면, 상기 제1층간 절연막 또한 패터닝되는 단계 및 상기 콘택 플러그 보호막을 패터닝 하면, 상기 콘택 플러그를 노출하면서 동시에 패터닝된 상기 제1 층간 절연막, 패터닝된 제2 층간 절연막 및 패터닝된 콘택 플러그 보호막으로 인해 비트라인 패턴이 정의되는 단계를 포함한다.
상기 콘택 플러그 보호막은 50~ 500Å의 두께로 형성하는 것이 바람직하다.
상기 제1 층간 절연막은 산화막인 것이 바람직하다.
상기 제2 층간 절연막은 질화막인 것이 바람직하다.
상기 패터닝된 하드 마스크용 도전막을 제거하는 공정시 상기 제2 층간 절연막까지만 패터닝되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 비트라인 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)의 소정 영역에 트렌치 소자분리 공정을 통해 서로 평행한 복수개의 소자 분리막(미도시)들이 형성되어, 활성 영역과 비활성 영역으로 구분 정의한다.
상기 플래쉬 메모리소자는 셀 영역과 주변회로 영역으로 크게 구분 지을 수 있는데, 셀 영역은 복수개의 스트링으로 구성되며, 각 스트링에는 소스 영역(미도시)이 구비되는 소스 선택 트랜지스터(미도시), 복수 개의 메모리 셀들(미도시) 및 드레인 영역(미도시)이 구비되는 드레인 선택 트랜지스터(미도시)가 직렬로 연결되어 형성된다. 주변회로 영역은 PMOS트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터가 형성된다.
상기 전체 구조상의 결과물을 따라 질화막인 식각 정지막(12)을 형성한 후, 상기 식각 정지막(12) 상부에 산화막인 제1 층간 절연막(14)을 형성하고, 상기 제1 층간 절연막(14)의 소정 영역에 공통 소스 콘택 플러그를 정의하기 위한 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 식각 공정을 수행하여 제1 층간 절연막 및 식각 정지막을 식각하여 반도체 기판에 형성된 소스 선택 트랜지스터와 이웃하고 있는 소스 영역(미도시)을 노출하는 공통 소스 콘택홀을 형성하고, 상기 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행한다. 이어서, 상기 공통 소스 콘택홀이 채워지도록 도프드 폴리 실리콘막과 같은 도전막을 형성한 후, 제1 층간 절연막(14)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 공통 소스 콘택 플러그(미도시)가 형성된다.
이어서, 상기 공통 소스 콘택 플러그가 형성된 제1 층간 절연막(14) 상부에 산화막인 제2 층간 절연막(16)을 형성한다.
상기 제2 층간 절연막(16)의 소정 영역에 공통 드레인 콘택 플러그를 정의하기 위한 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 식각 공정을 수행하여 상기 제2 층간 절연막(16), 제1 층간 절연막(14), 식각 정지막(12)을 식각하여 상기 반도체 기판(10)에 형성된 드레인 선택 트랜지스터와 이웃하고 있는 드레인 영역(미도시)을 노출하는 공통 드레인 콘택홀을 형성한다. 상기 포토레지스트 패턴(미도시)을 제거하는 에싱 공정을 수행하고, 상기 결과물 전면에 세정공정을 수행한다.
상기 공통 드레인 콘택홀이 채워지도록 도프드 폴리 실리콘막과 같은 도전막을 형성한 후, 제2 층간 절연막(16)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여, 공통 드레인 콘택 플러그(18)가 형성된다.
상기 형성된 공통 드레인 콘택 플러그(18) 상에 산화막인 공통 드레인 콘택 플러그 보호막(20a), 산화막인 제3 층간 절연막(22a), 질화막인 제4 층간 절연막(24a), 폴리 실리콘막인 하드마스크용 도전막(26a) 및 반사방지막(28)을 순차적으로 형성한다.
상기 공통 드레인 콘택 플러그 보호막(20a)은 50~ 500Å 정도의 두께로 증착하고, 이 막은 이후 형성될 비트라인을 정의하기 위한 식각 공정시 하부에 형성된 드레인 콘택 플러그를 보호하기 위한 막질이다.
상기 비트라인은 듀얼 다마신 공정을 수행하여 정의되는 데, 본 공정은 트렌치 퍼스트(trench first) 듀얼 다마신 공정을 통해 정의된다.
이어서, 상기 반사방지막(28) 상의 소정 영역에 비트라인 정의용 포토레지스트 패턴(PR)을 형성한다.
도 2를 참조하면, 상기 형성된 포토레지스트 패턴(PR)을 식각 마스크로 반사방지막 및 하드마스크용 도전막(26a)을 식각하여, 상기 비트라인 형성을 위한 패터닝 공정이 수행된, 패터닝된 하드마스크용 도전막(26b) 및 패터닝된 반사방지막을 형성한다.
이어서, 상기 패터닝된 반사방지막 및 포토레지스트 패턴(PR)을 제거하는 공정을 수행한다.
상기 포토레지스트 패턴은 ArF 포토레지스트를 사용하여 형성하는 데, 후속 산화막 식각 공정시 포토레지스트 패턴의 형상이 변형될 수 있어, 이 단계에서 제거하도록 한다. 따라서 이후의 비트라인을 정의하기 위한 식각 공정시에는 패터닝된 하드마스크용 도전막이 패턴으로써 사용된다.
이어서, 상기 패터닝된 하드마스크용 도전막(26b)을 식각 마스크로 산화막인 제3 층간 절연막(24a)을 식각하여, 상기 비트라인 형성을 위한 패터닝 공정이 수행된, 패터닝된 제3 층간 절연막(24b)을 형성한다. 상기 제3 층간 절연막(24b)을 형성할 때, 하부의 질화막인 제4 층간 절연막(22a) 또한 소정 두께 제거된다.
도 3을 참조하면, 상기 형성된 하드마스크용 도전막(26b)을 제거하는 식각공정을 수행한다. 이 때, 하부의 제4 층간 절연막(22a) 또한 제거되어 패터닝된다(22b). 상기 하드 마스크용 도전막(26b)이 제거되는 식각 공정시 하부의 제4 층간 절연막 또한 제거되기 때문에, 하부에 있는 공통 드레인 콘택 플러그는 손상을 받 게 된다.
따라서 본 발명에 따른 공통 드레인 콘택 플러그 보호막(20a)의 형성으로 인해, 상기 하드마스크용 도전막(26b)이 제거되는 식각 공정시 상기 보호막(20a) 하부에 형성된 공통 드레인 콘택 플러그(18)에 손실을 방지할 수 있게 된다.
도 4를 참조하면, 상기 공통 드레인 콘택 플러그(18) 상에 형성된 상기 보호막(20a)을 식각하여 상기 공통 드레인 콘택 플러그(18)를 노출한다.
상기 노출된 공통 드레인 콘택 플러그(18)상에는 상기 패터닝된 제3 층간 절연막(22b), 패터닝된 제4 층간 절연막(24b)으로 인해 상기 비트라인이 정의될 트렌치(CH)가 형성된다.
도면에는 도시되지 않았지만, 상기 비트라인이 정의될 트렌치가 형성된 상기 제4 층간 절연막의 소정 영역에 비아홀을 정의할 패턴을 형성하고, 이 패턴을 통해 제4 층간 절연막(24b)을 패터닝하여 비트라인 콘택이 정의될 비아홀(미도시)을 정의한다. 상기 형성된 비아홀 및 트렌치에 도전막을 매립하여 트렌치 퍼스트(trench first) 듀얼 다마신 공정을 통해 비트라인 콘택 및 비트라인의 형성공정을 완료한다.
본 발명에 의하면, 공통 드레인 콘택 플러그 보호막의 형성으로 인해, 상기 비트라인이 정의될 트렌치 식각 공정시 상기 공통 드레인 콘택 플러그의 손실을 방지할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 공통 드레인 콘택 플러그 보호막의 형성으로 인해, 상기 비트라인이 정의될 패턴 식각 공정시 공통 드레인 콘택 플러그의 손실을 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 콘택 플러그가 형성된 반도체 기판 상에 콘택 플러그 보호막, 제1 층간 절연막, 제2 층간 절연막 및 하드마스크용 도전막을 순차적으로 형성하는 단계;
    상기 하드 마스크용 도전막을 패터닝하고, 상기 패터닝된 하드마스크용 도전막을 식각 마스크로 상기 제2 층간 절연막을 식각하는 단계;
    상기 패터닝된 하드 마스크용 도전막을 제거하는 공정이 수행되면, 상기 제1층간 절연막 또한 패터닝되는 단계; 및
    상기 콘택 플러그 보호막을 패터닝하면, 상기 콘택 플러그를 노출하면서 동시에 패터닝된 상기 제1 층간 절연막, 패터닝된 제2 층간 절연막 및 패터닝된 콘택 플러그 보호막으로 인해 비트라인 패턴이 정의되는 단계를 포함하는 반도체 소자의 비트라인 형성방법.
  2. 제1 항에 있어서, 상기 콘택 플러그 보호막은
    50~ 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  3. 제1 항에 있어서, 상기 제1 층간 절연막은
    산화막인 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  4. 제1 항에 있어서, 상기 제2 층간 절연막은
    질화막인 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
  5. 제1 항에 있어서,
    상기 패터닝된 하드 마스크용 도전막을 제거하는 공정시 상기 제2 층간 절연막까지만 패터닝되는 것을 특징으로 하는 반도체 소자의 비트라인 형성방법.
KR1020040114221A 2004-12-28 2004-12-28 반도체 소자의 비트라인 형성방법 KR20060075436A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040114221A KR20060075436A (ko) 2004-12-28 2004-12-28 반도체 소자의 비트라인 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040114221A KR20060075436A (ko) 2004-12-28 2004-12-28 반도체 소자의 비트라인 형성방법

Publications (1)

Publication Number Publication Date
KR20060075436A true KR20060075436A (ko) 2006-07-04

Family

ID=37167974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040114221A KR20060075436A (ko) 2004-12-28 2004-12-28 반도체 소자의 비트라인 형성방법

Country Status (1)

Country Link
KR (1) KR20060075436A (ko)

Similar Documents

Publication Publication Date Title
KR100822621B1 (ko) 반도체 소자의 미세 패턴 형성방법
US20060141766A1 (en) Method of manufacturing semiconductor device
KR100965031B1 (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법
JP2005175420A (ja) Ｎａｎｄフラッシュ素子の製造方法
JP2006032919A (ja) 半導体素子のストレージノードコンタクトの形成方法
KR20060075436A (ko) 반도체 소자의 비트라인 형성방법
KR100639467B1 (ko) 플래시 메모리 소자의 소자 분리 영역 형성 방법
KR100796515B1 (ko) 반도체 소자 형성방법
KR100612566B1 (ko) 플래시 메모리 소자의 제조 방법
KR100953025B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20070002325A (ko) 반도체 소자 제조방법
KR100723769B1 (ko) 플래쉬 메모리소자의 제조방법
KR20090032892A (ko) 반도체 소자의 제조 방법
KR100965045B1 (ko) 플래시 메모리 소자의 제조 방법
KR20110008477A (ko) 반도체 소자의 제조방법
KR100571627B1 (ko) 반도체 소자 제조 방법
KR20060082309A (ko) 반도체 소자의 금속배선 형성방법
KR20060068906A (ko) 플래쉬 메모리 소자의 제조방법
KR20080029021A (ko) 트렌치의 형성 방법
KR20050002503A (ko) 더미셀에서의 더미 랜딩 플러그 형성 방법
KR20020058482A (ko) 반도체 소자의 제조 방법
KR20060007804A (ko) 플래시 메모리 소자의 드레인 콘택 형성 방법
KR20060058577A (ko) 반도체 소자의 콘택 플러그 형성방법
KR20080079040A (ko) 반도체 소자의 제조 방법
KR20020024841A (ko) 반도체장치의 콘택플러그 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid