KR20060075080A - Method for controlling the clock enable buffer of a memory device - Google Patents

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Abstract

초절전 모드임을 나타내는 신호가 인가되는 경우 클락 인에이블 버퍼의 소모 전력을 최소화하고 클락 인에이블 버퍼의 입력 상태와 무관하게 안정된 출력신호를 출력할 수 있도록 하는 클락 인에이블 버퍼의 제어 방법을 제공한다. The present invention provides a control method of a clock enable buffer that minimizes power consumption of a clock enable buffer and outputs a stable output signal regardless of an input state of a clock enable buffer when a signal indicating a deep sleep mode is applied.

Description

메모리 장치의 클락 인에이블 버퍼의 제어 방법{Method for controlling the clock enable buffer of a memory device}Method for controlling the clock enable buffer of a memory device}

도 1은 본 발명에 따른 클락 인에이블 버퍼의 제어 방법을 설명하기 위한 도면이다.1 is a view for explaining a control method of a clock enable buffer according to the present invention.

본 발명은 메모리 장치에 사용되는 클락 인에이블 버퍼에 관한 것으로, 특히 초절전 모드(Deep Power Down mode)시에 유용하게 사용할 수 있는 클락 인에이블 버퍼의 제어 방법에 관한 것이다. The present invention relates to a clock enable buffer used in a memory device, and more particularly, to a control method of a clock enable buffer which can be usefully used in a deep power down mode.

일반적으로, 반도체 메모리 장치는 정상 동작 이외에는 소모 전력을 줄이기 위하여 파워 다운 모드 또는 초절전 모드를 유지한다. 여기서, 파워 다운 모드는 일시적으로 외부 명령 등을 수신하지 않는 상태를 말하며, 초절전 모드는 장시간 동작하지 않을 때 외부의 커맨드에 의하여 설정되는 모드를 말한다. 예컨대, 동기식 메모리 장치의 경우, 파워 다운 모드에서는 클락 인에이블 신호(CKE)가 로우 레벨이 되기는 하지만 내부적으로 리프레쉬 동작 등은 이루어짐에 반하여, 초절전 모드의 경우에는 사실상 거의 모든 내부 회로의 동작이 차단되며 리프레쉬 동작도 이 루어지지 않는다는 것이 큰 차이점이다.In general, the semiconductor memory device maintains the power down mode or the ultra power saving mode to reduce power consumption other than normal operation. Here, the power down mode refers to a state in which no external command is temporarily received, and the ultra power saving mode refers to a mode set by an external command when not operating for a long time. For example, in the synchronous memory device, while the clock enable signal CKE goes low in the power-down mode, while the refresh operation is performed internally, virtually all internal circuits are blocked in the ultra-low power mode. The main difference is that no refresh operation is performed.

특히, 초절전 모드에서는 클락 인에이블 신호가 로우 레벨로 되거나, 클락 인에이블 신호 또는 클락 신호조차 인가되지 않는 것이 보통이다. 특히, 후자의 경우, 클락 인에이블 신호는 플로우팅 상태가 될 것이다. 이 때문에, 종래의 클락 인에이블 버퍼에서 불필요한 전력이 소모되는 경우가 있을 수 있었다. In particular, it is common that the clock enable signal goes low in the ultra power saving mode, or that the clock enable signal or even the clock signal is not applied. In particular, in the latter case, the clock enable signal will be in a floating state. For this reason, unnecessary power may be consumed in the conventional clock enable buffer.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 초절전 모드임을 나타내는 신호가 인가되는 경우 클락 인에이블 버퍼의 소모 전력을 최소화하고 클락 인에이블 버퍼의 입력 상태와 무관하게 안정된 출력신호를 출력할 수 있도록 하는 클락 인에이블 버퍼의 제어 방법을 제공한다. SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and when a signal indicating a super power saving mode is applied, a clock for minimizing the power consumption of the clock enable buffer and outputting a stable output signal regardless of the input state of the clock enable buffer. Provided is a control method of an enable buffer.

본 발명에 따른 메모리 장치의 클락 인에이블 버퍼의 제어 방법은 초절전 모드가 아닌 경우, 상기 클락 인에이블 버퍼는 정상적인 동작을 수행하며, 초절전 모드임을 나타내는 신호가 인가되는 경우, 상기 초절전 모드임을 나타내는 신호를 이용하여 상기 클락 인에이블 버퍼의 출력단을 접지와 연결시킨다.In the method of controlling the clock enable buffer of the memory device according to the present invention, when the clock enable buffer is not in the ultra low power mode, the clock enable buffer performs a normal operation. The output terminal of the clock enable buffer is connected to ground.

본 발명에 있어서, 상기 초절전 모드임을 나타내는 신호가 인가되는 경우, 상기 클락 인에이블 버퍼의 출력은 상기 클락 인에이블 버퍼의 입력단의 논리 상태와 무관하다.In the present invention, when the signal indicating that the ultra low power mode is applied, the output of the clock enable buffer is independent of the logic state of the input terminal of the clock enable buffer.

(실시예)(Example)

이하, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.                     

도 1은 본 발명에 따른 클락 인에이블 버퍼의 제어 방법을 설명하기 위한 도면이다.1 is a view for explaining a control method of a clock enable buffer according to the present invention.

도 1에 도시된 바와같이, 본 발명의 클락 인에이블 버퍼는 전원전압(VDD)과 노드(a) 사이에 직렬 연결된 2 개의 PMOS 트랜지스터(10, 11)와, 노드(a)와 접지 사이에 연결된 NMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)와, 파워업(POWERUP)신호를 수신하는 인버터(14)와, 초절전 모드 신호(DPD)를 수신하는 인버터(15)와, 인버터(14, 15)의 출력신호를 수신하는 낸드 게이트(16)와, 노드(a)의 신호를 버퍼링하는 버퍼부(17)를 구비한다. 도 1에서, PMOS 트랜지스터(11)와 NMOS 트랜지스터(12)의 게이트는 공통 연결되어 클락 인에이블 신호(CKE)를 수신하며, 낸드 게이트(16)의 출력신호는 PMOS 트랜지스터(10)와 NMOS 트랜지스터(13)의 게이트에 인가된다. As shown in FIG. 1, the clock enable buffer of the present invention is connected between two PMOS transistors 10 and 11 connected in series between a power supply voltage VDD and node a, and is connected between node a and ground. Of the NMOS transistor 12 and the NMOS transistor 13, the inverter 14 receiving the power-up signal, the inverter 15 receiving the ultra power saving mode signal DPD, and the inverters 14, 15 And a NAND gate 16 for receiving the output signal, and a buffer 17 for buffering the signal of the node a. In FIG. 1, the gates of the PMOS transistor 11 and the NMOS transistor 12 are commonly connected to receive the clock enable signal CKE, and the output signals of the NAND gate 16 are the PMOS transistor 10 and the NMOS transistor ( 13 is applied to the gate.

도 1의 동작은 다음과 같다. 참고로, 정상 동작을 수행하는 동안 파워 업 신호(POWERUP)는 로우 레벨을 유지한다. The operation of Figure 1 is as follows. For reference, the power up signal POWERUP maintains a low level during normal operation.

먼저, 초절전 모드가 아닌 경우, 초절전 모드 신호(DPD)는 로우 레벨을 유지한다. 따라서, 낸드 게이트(16)의 출력신호는 로우 레벨이 되어 클락 인에이블 버퍼는 CMOS 버퍼와 사실상 동일한 동작을 수행한다. 즉, 클락 인에이블 신호(CKE)를 정상적으로 수신하여 출력한다. First, when not in the ultra power saving mode, the ultra power saving mode signal DPD maintains a low level. Thus, the output signal of the NAND gate 16 is at a low level so that the clock enable buffer performs substantially the same operation as the CMOS buffer. That is, the clock enable signal CKE is normally received and output.

다음, 초절전 모드가 아닌 경우, 초절전 모드 신호(DPD)는 하이 레벨을 유지한다. 따라서, 낸드 게이트(16)의 출력신호는 하이 레벨이 된다. 그 결과, PMOS 트랜지스터(10)는 턴오프되고, NMOS 트랜지스터(13)가 턴온된다. 그 결과, 노드(a)는 로우 레벨로 떨어지고, 버퍼부(17)의 출력(VOUT)은 로우 레벨로 유지된다. 즉, 본 발명의 경우, 초절전 모드시에는 클락 인에이블 신호(CKE)가 어떤 상태에 있던지 무관하게 항상 로우 레벨을 유지함을 알 수 있다. 따라서, 종래의 경우와 같이, 초절전 모드시에도 클락 인에이블 신호(CKE)의 불안정으로 인하여 예기치 못한 출력 신호를 출력한다거나 버퍼가 동작하여 불필요한 전력을 소모하는 경우를 방지할 수 있다. 본 발명은 특히 버퍼의 입력이 플로우팅 상태에 있는 경우 더욱 효과적일 것이다.Next, when not in the ultra power saving mode, the ultra power saving mode signal DPD maintains a high level. Therefore, the output signal of the NAND gate 16 becomes high level. As a result, the PMOS transistor 10 is turned off and the NMOS transistor 13 is turned on. As a result, the node a falls to the low level, and the output VOUT of the buffer portion 17 is kept at the low level. That is, in the case of the present invention, it can be seen that the ultra low power mode always maintains a low level regardless of the state of the clock enable signal CKE. Accordingly, as in the conventional case, even when the power saving mode is unstable, the clock enable signal CKE may be output due to instability of the clock enable signal, or the buffer may operate to prevent unnecessary power consumption. The present invention will be particularly effective when the input of the buffer is in the floating state.

이상에서 알 수 있듯이, 본 발명은 초절전 모드임을 나타내는 신호가 인가되는 경우 클락 인에이블 버퍼의 소모 전력을 최소화하고 클락 인에이블 버퍼의 입력 상태와 무관하게 안정된 출력신호를 출력할 수 있도록 하는 클락 인에이블 버퍼의 제어 방법을 제공한다. As can be seen from the above, the present invention provides a clock enable that minimizes the power consumption of the clock enable buffer and outputs a stable output signal regardless of the input state of the clock enable buffer when a signal indicating ultra power saving mode is applied. Provides a control method for buffers.

Claims (2)

메모리 장치의 클락 인에이블 버퍼의 제어 방법에 있어서, In the method of controlling the clock enable buffer of a memory device, 초절전 모드가 아닌 경우, 상기 클락 인에이블 버퍼는 정상적인 동작을 수행하며, When not in the deep sleep mode, the clock enable buffer performs a normal operation. 초절전 모드임을 나타내는 신호가 인가되는 경우, 상기 초절전 모드임을 나타내는 신호를 이용하여 상기 클락 인에이블 버퍼의 출력단을 접지와 연결시키는 것을 특징으로 하는 클락 인에이블 버퍼의 제어 방법. And a signal indicating the ultra low power mode is connected to an output terminal of the clock enable buffer and a ground using the signal indicating the high power saving mode. 제 1 항에 있어서, The method of claim 1, 상기 초절전 모드임을 나타내는 신호가 인가되는 경우, 상기 클락 인에이블 버퍼의 출력은 상기 클락 인에이블 버퍼의 입력단의 논리 상태와 무관한 것을 특징으로 하는 클락 인에이블 버퍼의 제어 방법. When the signal indicating that the ultra low power mode is applied, the output of the clock enable buffer is independent of the logic state of the input terminal of the clock enable buffer, the control method of the clock enable buffer.
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