KR20060074714A - Chip stack package - Google Patents

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KR20060074714A
KR20060074714A KR1020040113826A KR20040113826A KR20060074714A KR 20060074714 A KR20060074714 A KR 20060074714A KR 1020040113826 A KR1020040113826 A KR 1020040113826A KR 20040113826 A KR20040113826 A KR 20040113826A KR 20060074714 A KR20060074714 A KR 20060074714A
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이익재
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Abstract

본 발명은 2개 이상의 반도체 칩을 기판에 부착하기 위한 접착제의 구조를 개선하여 패키지의 불량을 방지하도록 구성하는 칩 스택 패키지에 관한 것이다. 본 발명에 따른 칩 스택 패키지는, 기판에 2개 이상의 반도체 칩을 접착용 범프로 각각 부착하며, 기판과 상기 반도체 칩들의 각 접착면 전 영역이 아닌 접착용 범프와의 접착면에만 접착제가 존재한다.The present invention relates to a chip stack package configured to improve the structure of an adhesive for attaching two or more semiconductor chips to a substrate to prevent defects of the package. In the chip stack package according to the present invention, two or more semiconductor chips are attached to the substrate by adhesive bumps, and the adhesive is present only on the adhesive surfaces of the adhesive bumps, not on the entire area of the adhesive surfaces of the semiconductor chips. .

Description

칩 스택 패키지{Chip stack package}Chip stack package

도 1 및 도 2는 종래의 칩 스택 패키지를 설명하기 위한 도면.1 and 2 are diagrams for explaining a conventional chip stack package.

도 3 내지 8은 본 발명에 따른 칩 스택 패키지를 설명하기 위한 도면.3 to 8 are diagrams for explaining the chip stack package according to the present invention.

도 9는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 설명하기 위한 도면.9 is a view for explaining a chip stack package according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1,21,41,81: 기판 2,3,22,23,42,43,82,83: 반도체 칩1,21,41,81: substrate 2,3,22,23,42,43,82,83: semiconductor chip

4,24,24a,44,84,84a: 본드 핑거 5,25,45,85: 볼 랜드4,24,24a, 44,84,84a: Bond Fingers 5,25,45,85: Borland

6,7,26,27,46,47,86,87: 본딩 패드 8,9,28,29,48,49,88,89: 본딩 와이어6,7,26,27,46,47,86,87: bonding pads 8,9,28,29,48,49,88,89: bonding wires

10,30,50,90: 봉지제 11,31,41,91: 솔더 볼10,30,50,90: Encapsulant 11,31,41,91: Solder Ball

12,13,32,33: 접착제 52,53,92,93: 접착용 범프12,13,32,33: adhesive 52,53,92,93: bonding bump

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 2개 이상의 반도체 칩을 기판에 부착하기 위한 접착제의 구조를 개선하여 패키지의 불량을 방지하도록 구성하는 칩 스택 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly, to a chip stack package configured to improve the structure of an adhesive for attaching two or more semiconductor chips to a substrate to prevent defects of the package.                         

전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시 말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 칩 스택(stack) 기술이 제안되었다. As miniaturization of electric and electronic products and high performance are required, various technologies for providing high capacity semiconductor modules have been researched and developed. A method for providing a high-capacity semiconductor module may include increasing the capacity of a memory chip, that is, high integration of the memory chip, which may be realized by integrating a larger number of cells in a limited space of a semiconductor chip. Can be. However, such high integration of the memory chip requires a high level of technology and a lot of development time, such as requiring a fine fine line width. Therefore, a chip stack technology has been proposed as another method for providing a high capacity semiconductor module.

이러한 칩 스택 기술은 적어도 2개 이상의 반도체 칩을 수직으로 쌓아 올리는 것으로서, 이러한 칩 스택 기술에 의한 칩 스택 패키지는 메모리 용량 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점이 있다. The chip stack technology stacks at least two semiconductor chips vertically, and the chip stack package according to the chip stack technology has advantages in terms of increasing memory capacity and efficiency of mounting density and mounting area.

이하에서는 도 1및 도 2를 참조하여 종래의 칩 스택 패키지를 설명하기로 한다. 참고로, 도 1과 같은 구조를 업-업 타입 칩 스택 패키지라고 하고, 도 2와 같은 구조를 업-다운 타입 칩 스택 패키지라고 한다.Hereinafter, a conventional chip stack package will be described with reference to FIGS. 1 and 2. For reference, the structure shown in FIG. 1 is called an up-up type chip stack package, and the structure shown in FIG. 2 is called an up-down type chip stack package.

도 1에 도시한 종래의 업-업 타입 칩 스택 패키지는, 본드 핑거(4)와 볼 랜드(5)를 포함한 회로 패턴이 구비된 기판(1) 상에 접착제(12)를 매개로 하여 에지 패드형의 제 1 반도체 칩(2)이 페이스 업 형태로 부착된다. 상기 제 1 반도체 칩(2)의 본딩 패드(6)와 기판(1)의 본드 핑거(4)는 본딩 와이어(8)에 의해 전기적으로 상호 연결된다. 그리고, 제 1 반도체 칩(2) 상에는 접착제(13)를 매개로 하여 에지 패드형의 제 2 반도체 칩(3)이 페이스 업 형태로 부착된다. 제 2 반도체 칩 (3)의 본딩 패드(7)와 기판(1)의 본드 핑거(4)는 본딩 와이어(9)에 의해 전기적으로 상호 연결된다. 이에 따라, 제 1 및 제 2 반도체 칩(2,3)은 접착제(12,13)에 의해 기판(1) 상에 부착되며, 상기 기판(1)과 제 1 및 제 2 반도체 칩(2,3)은 본딩 와이어(8,9)에 의해 전기적으로 상호 연결된다. 이러한 제 1 및 제 2 반도체 칩(2,3)과 본딩 와이어(8,9)를 포함한 기판(1) 상부 영역은 EMC로 이루어진 봉지제(10)에 의해 몰딩되며, 기판(1) 저면의 볼 랜드(5)에는 솔더 볼(11)이 부착된다.The conventional up-up type chip stack package shown in FIG. 1 has an edge pad via an adhesive 12 on a substrate 1 having a circuit pattern including a bond finger 4 and a ball land 5. The first semiconductor chip 2 of the type is attached in the form of face up. The bonding pads 6 of the first semiconductor chip 2 and the bond fingers 4 of the substrate 1 are electrically interconnected by bonding wires 8. Then, on the first semiconductor chip 2, the second semiconductor chip 3 of the edge pad type is attached in the face up form via the adhesive 13. The bonding pads 7 of the second semiconductor chip 3 and the bond fingers 4 of the substrate 1 are electrically interconnected by bonding wires 9. Accordingly, the first and second semiconductor chips 2 and 3 are attached onto the substrate 1 by the adhesives 12 and 13, and the substrate 1 and the first and second semiconductor chips 2 and 3 are attached thereto. ) Are electrically interconnected by bonding wires 8, 9. The upper region of the substrate 1 including the first and second semiconductor chips 2 and 3 and the bonding wires 8 and 9 is molded by an encapsulant 10 made of EMC, and a ball on the bottom surface of the substrate 1 is formed. The solder ball 11 is attached to the land 5.

도 2에 도시한 업-다운 타입 칩 스택 패키지는, 본드 핑거(24,24a)와 볼 랜드(25)를 포함한 회로 패턴이 구비되고, 중앙부에 캐버티(cavity) 기판(21) 상에 접착제(32)를 매개로 하여 센터 패드형의 제 1 반도체 칩(22)이 페이스 다운 형태로 부착된다. 상기 제 1 반도체 칩(22)의 본딩 패드(26)와 기판(21)의 본드 핑거(24)는 본딩 와이어(28)에 의해 전기적으로 상호 연결된다. 그리고, 제 1 반도체 칩(22) 상에는 접착제(33)를 매개로 하여 센터 패드형의 제 2 반도체 칩(23)이 페이스 업 형태로 부착된다. 제 2 반도체 칩(23)의 본딩 패드(27)와 기판(21)의 본드 핑거(24a)는 본딩 와이어(29)에 의해 전기적으로 상호 연결된다. 이에 따라, 제 1 및 제 2 반도체 칩(22,23)은 접착제(32,33)에 의해 기판(21) 상에 부착되며, 상기 기판(21)과 제 1 및 제 2 반도체 칩(22,23)은 본딩 와이어(28,29)에 의해 전기적으로 상호 연결된다. 이러한 제 1 및 제 2 반도체 칩(22,23)과 본딩 와이어(29)를 포함한 기판(21) 상부 영역과 본딩 와이어(28)를 포함한 기판(21)의 캐버티는 EMC로 이루어진 봉지제(30)에 의해 몰딩되며, 기판(21) 저면의 볼 랜드(25)에는 솔더 볼(31)이 부착된다. The up-down type chip stack package shown in FIG. 2 is provided with a circuit pattern including bond fingers 24 and 24a and ball lands 25, and has an adhesive on a cavity substrate 21 at a central portion thereof. The center pad type first semiconductor chip 22 is attached in the form of face down via 32. The bonding pads 26 of the first semiconductor chip 22 and the bond fingers 24 of the substrate 21 are electrically interconnected by the bonding wires 28. The center pad type second semiconductor chip 23 is attached on the first semiconductor chip 22 in the form of face up through the adhesive 33. The bonding pads 27 of the second semiconductor chip 23 and the bond fingers 24a of the substrate 21 are electrically interconnected by the bonding wires 29. Accordingly, the first and second semiconductor chips 22 and 23 are attached onto the substrate 21 by the adhesives 32 and 33, and the substrate 21 and the first and second semiconductor chips 22 and 23 are attached thereto. ) Are electrically interconnected by bonding wires 28, 29. The cavity of the substrate 21 including the first and second semiconductor chips 22 and 23 and the bonding wires 29 and the substrate 21 including the bonding wires 28 is an encapsulant 30 made of EMC. It is molded by the solder ball 31 is attached to the ball land 25 of the bottom surface of the substrate 21.                         

이와 같은 구조를 갖는 종래의 칩 스택 패키지는, 접착제(12,13,32,33)에 의해 기판(1,21) 상에 제 1 반도체 칩(2,22)과 제 2 반도체 칩(3,23)이 부착되어 적층된다. 여기서, 상기 접착제(12,13,32,33)는 일반적으로 에폭시 수지로 구성되며, 기판(1,21) 상에 제 1 반도체 칩(2,22)과 제 2 반도체 칩(3,23)을 부착하기 위해 접착제를 접착면의 전 영역에 부착한다. 다시 말해, 기판(1,21)과 제 1 및 제 2 반도체 칩(2,22,3,23)을 부착하기 위해, 그들의 각 접착면 전 영역에 접착제(12,13,32,33)가 형성된다. 이렇게 에폭시 수지로 구성된 접착제(12,13,32,33)에 의해 기판(1,21) 상에 제 1 반도체 칩(2,22)과 제 2 반도체 칩(3,23)이 부착된 구조의 칩 스택 패키지를 온도 및 압력 등에 대한 패키지의 신뢰성을 테스트 할 경우, 상기 접착제(12,13,32,33)를 구성하는 에폭시 수지는 상기 온도 및 압력에 대해 취약한 특성을 갖는다. 즉, 상기 에폭시 수지로 구성된 접착제(12,13,32,33)는 온도 및 압력에 대해 취약함에 따라, 기판(1,21)과 그 상에 적층된 반도체 칩(2,3,22,23)들 간에 이온 이동 현상이 발생될 수 있다. 그 결과, 패키지가 오동작 할 수 있으며, 따라서 패키지의 신뢰성이 저하될 수 있다.In the conventional chip stack package having such a structure, the first semiconductor chip 2, 22 and the second semiconductor chip 3, 23 on the substrates 1, 21 by adhesives 12, 13, 32, and 33. ) Is attached and laminated. Here, the adhesives 12, 13, 32, and 33 are generally made of an epoxy resin, and the first semiconductor chips 2 and 22 and the second semiconductor chips 3 and 23 are formed on the substrates 1 and 21. Adhesive is attached to the entire area of the adhesive side for attachment. In other words, adhesives 12, 13, 32, and 33 are formed in the entire area of their respective adhesive surfaces in order to attach the substrates 1, 21 and the first and second semiconductor chips 2, 22, 3, 23. do. A chip having a structure in which the first semiconductor chips 2 and 22 and the second semiconductor chips 3 and 23 are attached to the substrates 1 and 21 by adhesives 12, 13, 32, and 33 made of an epoxy resin. When the stack package is tested for reliability of the package with respect to temperature and pressure, the epoxy resin constituting the adhesive 12, 13, 32, and 33 has a property that is vulnerable to the temperature and pressure. That is, the adhesives 12, 13, 32, and 33 made of the epoxy resin are vulnerable to temperature and pressure, and thus, the substrates 1, 21 and the semiconductor chips 2, 3, 22, and 23 stacked thereon. Ion transport phenomenon may occur between them. As a result, the package may malfunction, and thus the reliability of the package may be degraded.

따라서, 본 발명은 상기한 바와 같은 선행 기술에 따른 칩 스택 패키지에 내재되었던 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은, 기판 상에 반도체 칩을 부착하는 접착제를 개선하여 패키지의 오동작을 방지하며, 패키지의 신뢰성을 향상시킬 수 있는 칩 스택 패키지를 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the chip stack package according to the prior art as described above, and an object of the present invention is to improve the adhesive for attaching a semiconductor chip on a substrate to prevent malfunction of the package. It is to provide a chip stack package that can prevent and improve the reliability of the package.

상기한 바와 같은 목적을 달성하기 위해, 본 발명에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 본드 핑거 및 볼 랜드를 포함한 회로 패턴을 구비한 기판;In order to achieve the object as described above, according to the present invention, a chip stack package is provided, the package comprising: a substrate having a circuit pattern comprising a bond finger and a ball land;

상기 기판 상에 산포된 제 1 접착용 범프; 상기 제 1 접착용 범프를 매개로 하여 상기 기판 상에 페이스 업 형태로 부착되는 에지 패드형의 제 1 반도체 칩; 상기 제 1 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 1 본딩 와이어; 상기 제 1 반도체 칩 상에 산포된 제 2 접착용 범프; 제 2 접착용 범프를 매개로 하여 상기 제 1 반도체 칩 상에 페이스 업 형태로 부착된 에지 패드형의 제 2 반도체 칩; 상기 제 2 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 2 본딩 와이어; 상기 제 1 및 제 2 반도체 칩과 상기 제 1 및 제 2 본딩 와이어를 포함한 상기 기판 상부 영역을 몰딩하는 봉지제; 및 상기 기판의 볼 랜드에 부착되는 솔더 볼;을 구비한다.A first bonding bump scattered on the substrate; An edge pad type first semiconductor chip attached to the substrate in a face-up manner via the first bonding bumps; A first bonding wire electrically connecting the bonding pad of the first semiconductor chip and the bond finger of the substrate; A second bonding bump scattered on the first semiconductor chip; An edge pad type second semiconductor chip attached to the first semiconductor chip in a face-up form via a second bonding bump; A second bonding wire electrically connecting the bonding pad of the second semiconductor chip and the bond finger of the substrate; An encapsulant molding the upper region of the substrate including the first and second semiconductor chips and the first and second bonding wires; And a solder ball attached to the ball land of the substrate.

본 발명의 다른 일면에 따라, 칩 스택 패키지가 제공되며: 이 패키지는, 본드 핑거 및 볼 랜드를 포함한 회로 패턴을 구비하며, 중앙부에 캐버티(cavity)가 구비된 기판; 상기 기판 상에 산포된 제 1 접착용 범프; 상기 제 1 접착용 범프를 매개로 하여 상기 기판 상에 페이스 다운 형태로 부착되는 센터 패드형의 제 1 반도체 칩; 상기 기판의 캐버티를 관통하여 상기 제 1 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 1 본딩 와이어; 상기 제 1 반도체 칩 상에 산포된 제 2 접착용 범프; 제 2 접착용 범프를 매개로 하여 상기 제 1 반도체 칩 상에 페이스 업 형태로 부착된 센터 패드형의 제 2 반도체 칩; 상기 제 2 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 2 본딩 와 이어; 상기 제 1 및 제 2 반도체 칩과 상기 제 2 본딩 와이어를 포함한 상기 기판 상부 영역과 상기 제 1 본딩 와이어를 포함한 기판의 캐버티를 몰딩하는 봉지제; 및 상기 기판의 볼 랜드에 부착되는 솔더 볼;을 구비한다.According to another aspect of the present invention, there is provided a chip stack package, comprising: a substrate having a circuit pattern including a bond finger and a ball land, the cavity having a cavity at a center thereof; A first bonding bump scattered on the substrate; A center pad type first semiconductor chip attached to the substrate in the form of face down via the first bonding bumps; A first bonding wire penetrating the cavity of the substrate to electrically connect the bonding pad of the first semiconductor chip and the bond finger of the substrate; A second bonding bump scattered on the first semiconductor chip; A center pad type second semiconductor chip attached to the first semiconductor chip in a face-up form via a second bonding bump; A second bonding wire electrically connecting the bonding pad of the second semiconductor chip and the bond finger of the substrate; An encapsulant molding the cavity of the substrate including the first and second semiconductor chips and the second bonding wire and the substrate including the first bonding wire; And a solder ball attached to the ball land of the substrate.

상기 구성에서, 상기 제 1 및 제 2 접착용 범프는 80 ㎛ 이상으로 돌출되어 구비된다.In the above configuration, the first and second bonding bumps are provided to protrude to 80 μm or more.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 칩 스택 패키지를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a chip stack package according to the present invention.

본 발명에 따른 칩 스택 패키지는, 본드 핑거(44)와 볼 랜드(45)를 포함한 회로 패턴이 구비된 기판(41) 상에 접착용 범프(52)를 매개로 하여 에지 패드형의 제 1 반도체 칩(42)이 페이스 업 형태로 부착된다. 상기 제 1 반도체 칩(42)의 본딩 패드(46)와 기판(41)의 본드 핑거(44)는 본딩 와이어(48)에 의해 전기적으로 상호 연결된다. 그리고, 제 1 반도체 칩(42) 상에는 접착용 범프(53)를 매개로 하여 에지 패드형의 제 2 반도체 칩(43)이 페이스 업 형태로 부착된다. 제 2 반도체 칩(43)의 본딩 패드(47)와 기판(41)의 본드 핑거(44)는 본딩 와이어(49)에 의해 전기적으로 상호 연결된다. 이에 따라, 제 1 및 제 2 반도체 칩(42,43)은 접착용 범프(52,53)에 의해 기판(41) 상에 부착되며, 상기 기판(41)과 제 1 및 제 2 반도체 칩(42,43)은 본딩 와이어(48,49)에 의해 전기적으로 상호 연결된다. 이러한 제 1 및 제 2 반도체 칩(42,43)과 본딩 와이어(48,49)를 포함한 기판(41) 상부 영역은 EMC 로 이루어진 봉지제(50)에 의해 몰딩되며, 기판(41) 저면의 볼 랜드(45)에는 솔더 볼(51)이 부착된다. 여기서, 접착용 범프(52,53)를 포함한 기판(41)과 제 1 및 제 2 반도체 칩(42,43)의 각 사이 영역은 봉지제(50)에 의해 몰딩된다.In the chip stack package according to the present invention, an edge pad type first semiconductor is formed on a substrate 41 having a circuit pattern including a bond finger 44 and a ball land 45 through an adhesive bump 52. The chip 42 is attached in the face up form. The bonding pads 46 of the first semiconductor chip 42 and the bond fingers 44 of the substrate 41 are electrically interconnected by the bonding wires 48. The edge pad type second semiconductor chip 43 is attached on the first semiconductor chip 42 in the form of face up through the adhesion bumps 53. The bonding pads 47 of the second semiconductor chip 43 and the bond fingers 44 of the substrate 41 are electrically interconnected by the bonding wires 49. Accordingly, the first and second semiconductor chips 42 and 43 are attached onto the substrate 41 by the bonding bumps 52 and 53, and the substrate 41 and the first and second semiconductor chips 42 are attached thereto. 43 is electrically interconnected by bonding wires 48 and 49. The upper region of the substrate 41 including the first and second semiconductor chips 42 and 43 and the bonding wires 48 and 49 is molded by an encapsulant 50 made of EMC, and the ball on the bottom surface of the substrate 41 is formed. The solder ball 51 is attached to the land 45. Here, the region between each of the substrate 41 including the adhesive bumps 52 and 53 and each of the first and second semiconductor chips 42 and 43 is molded by the encapsulant 50.

이와 같은 구조를 갖는 본 발명에 따른 칩 스택 패키지는, 접착용 범프(52,53)에 의해 기판(41) 상에 제 1 및 제 2 반도체 칩(42,43)이 부착되고, 상기 접착용 범프(52,53)를 포함한 기판(41)과 제 1 및 제 2 반도체 칩(42,43)의 각 사이 영역이 봉지제(50)로 몰딩된다. 상기 접착용 범프(52,53)는 솔더 물질로 구성되며, 기판(41)과 제 1 및 제 2 반도체 칩(42,43)에 부착되는 각 접착용 범프(52,53)의 상하부 표면에 접착제가 도포되어 형성된다. 또한, 접착용 범프(52,53)는 80 ㎛ 정도의 높이를 가진 상태로 돌출되어 형성된다. 그에 따라, 접착용 범프(52,53)는 상하부 표면에 존재하는 접착제에 의해 기판(41)과 제 1 및 제 2 반도체 칩(42,43)에 부착되며, 상기 접착용 범프(52,53)가 돌출됨에 따라 기판(41)과 제 1 및 제 2 반도체 칩(42,43)의 각 사이 영역에 봉지제(50)가 균일하게 충진된다.In the chip stack package according to the present invention having such a structure, the first and second semiconductor chips 42 and 43 are attached to the substrate 41 by the adhesion bumps 52 and 53, and the adhesion bumps are attached. The area between the substrate 41 including the 52 and 53 and each of the first and second semiconductor chips 42 and 43 is molded with the encapsulant 50. The bonding bumps 52 and 53 are made of a solder material, and adhesives are formed on upper and lower surfaces of the bonding bumps 52 and 53 attached to the substrate 41 and the first and second semiconductor chips 42 and 43. Is applied and formed. In addition, the adhesion bumps 52 and 53 protrude in a state having a height of about 80 μm. Accordingly, the adhesion bumps 52 and 53 are attached to the substrate 41 and the first and second semiconductor chips 42 and 43 by an adhesive present on upper and lower surfaces thereof, and the adhesion bumps 52 and 53 are attached thereto. As the protrusion protrudes, the encapsulant 50 is uniformly filled in the area between the substrate 41 and each of the first and second semiconductor chips 42 and 43.

이렇게 본 발명에 따른 칩 스택 패키지는, 기판(41)과 제 1 및 제 2 반도체 칩(42,43)의 각 접착면 전 영역이 아닌 접착용 범프(52,53)와의 접착면에만 에폭시 수지로 구성된 접착제가 존재한다. 또한, 접착용 범프(52,53)를 포함한 기판(41)과 제 1 및 제 2 반도체 칩(42,43)의 각 사이 영역이 봉지제(50)로 몰딩된다. 그 결과, 접착제를 최소한으로 사용함으로써, 접착제의 온도 및 압력에 대한 취약함에 의한 기판(41)과 그 상에 적층된 반도체 칩(42,43)들 간에 이온 이동 현상을 방지할 수 있다. Thus, the chip stack package according to the present invention may be formed of an epoxy resin only on the bonding surface of the bonding bumps 52 and 53, not on the entire area of the bonding surface of the substrate 41 and the first and second semiconductor chips 42 and 43. There is a configured adhesive. In addition, a region between each of the substrate 41 including the adhesive bumps 52 and 53 and each of the first and second semiconductor chips 42 and 43 is molded with the encapsulant 50. As a result, by using the adhesive at a minimum, it is possible to prevent the phenomenon of ion migration between the substrate 41 and the semiconductor chips 42 and 43 stacked thereon by being vulnerable to the temperature and pressure of the adhesive.                     

이하, 도 4 내지 도 8을 참조하여, 본 발명에 따른 칩 스택 패키지의 제조과정을 설명하기로 한다.Hereinafter, a manufacturing process of the chip stack package according to the present invention will be described with reference to FIGS. 4 to 8.

도 4를 참조하면, 본드 핑거(44)와 볼 랜드(45)를 포함한 회로 패턴이 구비된 기판(41) 상에 접착용 범프(52)를 형성한다. 본드 핑거(44)는 기판(41)의 상부면에 구비되고, 볼 랜드(45)는 기판(41)의 저면에 구비된다. 즉, 접착용 범프(52)는 본드 핑거(44)가 구비된 기판(41)의 상부면에 다수개가 랜덤하게 형성된다. 여기서, 상기 접착용 범프(52)는 솔더 물질로 형성되며, 그 접착용 범프(52)의 상하부 표면에는 접착제가 도포된 상태로 형성된다. 또한, 접착용 범프(52)는 80 ㎛ 정도의 높이를 가진 상태로 돌출되어 형성된다.Referring to FIG. 4, an adhesion bump 52 is formed on a substrate 41 having a circuit pattern including a bond finger 44 and a ball land 45. The bond fingers 44 are provided on the top surface of the substrate 41, and the ball lands 45 are provided on the bottom surface of the substrate 41. That is, a plurality of bonding bumps 52 are randomly formed on the upper surface of the substrate 41 having the bond fingers 44. Here, the adhesive bumps 52 are formed of a solder material, and the upper and lower surfaces of the adhesive bumps 52 are formed with an adhesive applied thereto. In addition, the adhesive bumps 52 are formed to protrude in a state having a height of about 80 μm.

그런 다음, 도 5를 참조하면, 상기 접착용 범프(52)가 형성된 기판(41) 상에 에지 패드형의 제 1 반도체 칩(42)을 페이스 업 형태로 부착한다. 즉, 접착용 범프(52)에 의해 기판(41)과 제 1 반도체 칩(42)이 일정 간격을 유지한 상태에서 물리적으로 상호 연결된다.Subsequently, referring to FIG. 5, the edge pad type first semiconductor chip 42 is attached to the substrate 41 on which the adhesion bumps 52 are formed in a face up form. That is, the substrate 41 and the first semiconductor chip 42 are physically connected to each other by the adhesive bumps 52 while maintaining a predetermined interval.

다음으로, 도 6을 참조하면, 본딩 패드(46)가 구비된 제 1 반도체 칩(42)의 상부면에 접착용 범프(53)를 형성한다. 상기 접착용 범프(53)는 솔더 물질로 제 1 반도체 칩(42)의 상부면에 다수개가 랜덤하게 형성되며 그 접착용 범프(53) 상하부 표면에는 접착제가 도포된 상태로 형성된다. 또한, 접착용 범프(53)는 80 ㎛ 정도의 높이를 가진 상태로 돌출되어 형성된다.Next, referring to FIG. 6, an adhesion bump 53 is formed on an upper surface of the first semiconductor chip 42 provided with the bonding pads 46. The adhesive bumps 53 are formed of a plurality of randomly formed upper surfaces of the first semiconductor chip 42 by using a solder material, and an adhesive is applied to upper and lower surfaces of the adhesive bumps 53. In addition, the adhesive bumps 53 are formed to protrude in a state having a height of about 80 μm.

그리고 나서, 도 7을 참조하면, 제 1 반도체 칩(42)의 본딩 패드(46)와 기판(41)의 본드 핑거(44)를 본딩 와이어(48)로 연결한다. 즉, 본딩 와이어(48)에 의 해 제 1 반도체 칩(42)과 기판(41)은 전기적으로 상호 연결된다.Then, referring to FIG. 7, the bonding pads 46 of the first semiconductor chip 42 and the bond fingers 44 of the substrate 41 are connected with the bonding wires 48. That is, the first semiconductor chip 42 and the substrate 41 are electrically connected to each other by the bonding wire 48.

이어서, 도 8을 참조하면, 상기 제 1 반도체 칩(42) 상에 에지 패드형의 제 2 반도체 칩(43)을 페이 업 형태로 부착한다. 즉, 제 1 반도체 칩(42) 상부에 형성된 접착용 범프(53)에 의해 제 1 반도체 칩(42)과 제 2 반도체 칩(43)이 일정 간격을 유지한 상태에서 물리적으로 상호 연결된다.Subsequently, referring to FIG. 8, an edge pad type second semiconductor chip 43 is attached to the first semiconductor chip 42 in a pay-up form. That is, the first semiconductor chip 42 and the second semiconductor chip 43 are physically connected to each other by the adhesive bumps 53 formed on the first semiconductor chip 42 at a predetermined interval.

이 후, 공지된 후속 공적을 통해, 즉 본딩 와이어(49)로 제 2 반도체 칩(43)의 본딩 패드(47)와 기판(41)의 본드 핑거(44)를 전기적으로 상호 연결한 다음, 봉지제(50)로, 제 1 및 제 2 반도체 칩(42,43)과 본딩 와이어(48,49)를 포함한 기판(41) 상부 영역과, 상기 접착용 범프(52,53)를 포함한 기판(41)과 제 1 및 제 2 반도체 칩(42,43)의 각 사이 영역을 몰딩한다. 그런 다음, 기판(41)의 저면에 구비된 볼 랜드(45)에 솔더 볼(51)을 부착함으로써 본 발명에 따른 칩 스택 패키지를 제작한다.Thereafter, through the subsequent known achievements, that is, the bonding pads 47 of the second semiconductor chip 43 and the bonding fingers 44 of the substrate 41 are electrically interconnected, and then encapsulated. (50), the upper portion of the substrate 41 including the first and second semiconductor chips 42 and 43 and the bonding wires 48 and 49, and the substrate 41 including the bonding bumps 52 and 53. ) And a region between each of the first and second semiconductor chips 42 and 43. Then, by attaching the solder ball 51 to the ball land 45 provided on the bottom surface of the substrate 41 to produce a chip stack package according to the present invention.

도 9는 본 발명의 다른 실시예에 따른 칩 스택 패키지를 설명하기 위한 단면도이다.9 is a cross-sectional view for describing a chip stack package according to another exemplary embodiment of the present invention.

본 실시예에 따른 칩 스택 패키지는, 본드 핑거(84,84a)와 볼 랜드(5)를 포함한 회로 패턴이 구비되고, 중앙부에 캐버티(cavity) 기판(81) 상에 접착용 범프(92)를 매개로 하여 센터 패드형의 제 1 반도체 칩(82)이 페이스 다운 형태로 부착된다. 상기 제 1 반도체 칩(82)의 본딩 패드(86)와 기판(81)의 본드 핑거(84)는 본딩 와이어(88)에 의해 전기적으로 상호 연결된다. 그리고, 제 1 반도체 칩(82) 상에는 접착용 범프(93)를 매개로 하여 센터 패드형의 제 2 반도체 칩(83)이 페이 스 업 형태로 부착된다. 제 2 반도체 칩(83)의 본딩 패드(87)와 기판(81)의 본드 핑거(84a)는 본딩 와이어(89)에 의해 전기적으로 상호 연결된다. 이에 따라, 제 1 및 제 2 반도체 칩(82,83)은 접착용 범프(92,93)에 의해 기판(81) 상에 부착되며, 상기 기판(81)과 제 1 및 제 2 반도체 칩(82,83)은 본딩 와이어(88,89)에 의해 전기적으로 상호 연결된다. 이러한 제 1 및 제 2 반도체 칩(82,83)과 본딩 와이어(89)를 포함한 기판(81) 상부 영역과 본딩 와이어(88)를 포함한 기판(81)의 캐버티 영역은 EMC로 이루어진 봉지제(90)에 의해 몰딩된다. 또한, 접착용 범프(92,93)를 포함한 기판(81)과 제 1 및 제 2 반도체 칩(82,83)의 각 사이 영역은 봉지제(90)에 의해 몰딩된다. 상기 기판(81) 저면에 구비된 볼 랜드(85)에는 솔더 볼(91)이 부착된다.The chip stack package according to the present exemplary embodiment includes a circuit pattern including bond fingers 84 and 84a and a ball land 5, and a bump 92 for adhesion on a cavity substrate 81 at a central portion thereof. The center pad type first semiconductor chip 82 is attached in the form of face down. The bonding pads 86 of the first semiconductor chip 82 and the bond fingers 84 of the substrate 81 are electrically interconnected by the bonding wires 88. The center pad type second semiconductor chip 83 is attached to the first semiconductor chip 82 in the form of a face-up via the adhesion bump 93. The bonding pads 87 of the second semiconductor chip 83 and the bond fingers 84a of the substrate 81 are electrically interconnected by the bonding wires 89. Accordingly, the first and second semiconductor chips 82 and 83 are attached onto the substrate 81 by the bonding bumps 92 and 93, and the substrate 81 and the first and second semiconductor chips 82 are attached thereto. 83 is electrically interconnected by bonding wires 88, 89. The upper region of the substrate 81 including the first and second semiconductor chips 82 and 83 and the bonding wire 89 and the cavity region of the substrate 81 including the bonding wire 88 are formed of an encapsulant made of EMC. 90). Further, the region between the substrate 81 including the adhesive bumps 92 and 93 and each of the first and second semiconductor chips 82 and 83 is molded by the encapsulant 90. Solder balls 91 are attached to the ball lands 85 provided on the bottom surface of the substrate 81.

여기서, 상기 접착용 범프(92,93)는 솔더 물질로 구성되며, 기판(81)과 제 1 및 제 2 반도체 칩(82,83)에 부착되는 각 접착용 범프(92,93)의 상하부 표면에 접착제가 도포되어 형성된다. 또한, 접착용 범프(92,93)는 80 ㎛ 정도의 높이를 가진 상태로 돌출되어 형성된다. 그에 따라, 접착용 범프(92,93)는 상하부 표면에 존재하는 접착제에 의해 기판(81)과 제 1 및 제 2 반도체 칩(82,83)에 부착되며, 상기 접찹용 범프(92,93)가 돌출됨에 따라 기판(81)과 제 1 및 제 2 반도체 칩(82,83)의 각 사이 영역에 봉지제(90)가 균일하게 충진된다.Here, the bonding bumps 92 and 93 are made of a solder material, and the upper and lower surfaces of the bonding bumps 92 and 93 attached to the substrate 81 and the first and second semiconductor chips 82 and 83. The adhesive is applied to the formed. In addition, the adhesion bumps 92 and 93 protrude in a state having a height of about 80 μm. Accordingly, the adhesion bumps 92 and 93 are attached to the substrate 81 and the first and second semiconductor chips 82 and 83 by an adhesive present on upper and lower surfaces thereof, and the contact bumps 92 and 93 are attached thereto. As the protrusion protrudes, the encapsulant 90 is uniformly filled in the area between the substrate 81 and each of the first and second semiconductor chips 82 and 83.

이와 같은 구조를 갖는 칩 스택 패키지 또한 이전 실시예와 동일한 효과를 구현할 수 있다.A chip stack package having such a structure can also implement the same effects as in the previous embodiment.

상기한 바와 같은 본 발명의 구성에 따라, 접착제의 사용을 최소화하여 온도 및 압력에 의해 패키지의 특성 변화를 감소시킴으로서, 패키지의 오동작을 방지할 수 있으며, 그 결과 패키지의 신뢰성을 확보할 수 있다. According to the configuration of the present invention as described above, by minimizing the use of the adhesive to reduce the change in the characteristics of the package by the temperature and pressure, it is possible to prevent the malfunction of the package, thereby ensuring the reliability of the package.

본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not so limited, and it is to be understood that the invention is capable of various modifications without departing from the spirit or field of the invention as set forth in the claims below. It will be readily apparent to one of ordinary skill in the art that modifications and variations can be made.

Claims (3)

본드 핑거 및 볼 랜드를 포함한 회로 패턴을 구비한 기판;A substrate having a circuit pattern including bond fingers and ball lands; 상기 기판 상에 산포된 제 1 접착용 범프;A first bonding bump scattered on the substrate; 상기 제 1 접착용 범프를 매개로 하여 상기 기판 상에 페이스 업 형태로 부착되는 에지 패드형의 제 1 반도체 칩;An edge pad type first semiconductor chip attached to the substrate in a face-up manner via the first bonding bumps; 상기 제 1 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 1 본딩 와이어;A first bonding wire electrically connecting the bonding pad of the first semiconductor chip and the bond finger of the substrate; 상기 제 1 반도체 칩 상에 산포된 제 2 접착용 범프;A second bonding bump scattered on the first semiconductor chip; 제 2 접착용 범프를 매개로 하여 상기 제 1 반도체 칩 상에 페이스 업 형태로 부착된 에지 패드형의 제 2 반도체 칩;An edge pad type second semiconductor chip attached to the first semiconductor chip in a face-up form via a second bonding bump; 상기 제 2 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 2 본딩 와이어;A second bonding wire electrically connecting the bonding pad of the second semiconductor chip and the bond finger of the substrate; 상기 제 1 및 제 2 반도체 칩과 상기 제 1 및 제 2 본딩 와이어를 포함한 상기 기판 상부 영역을 몰딩하는 봉지제; 및An encapsulant molding the upper region of the substrate including the first and second semiconductor chips and the first and second bonding wires; And 상기 기판의 볼 랜드에 부착되는 솔더 볼;을 구비하는 것을 특징으로 하는 칩 스택 패키지.And a solder ball attached to the ball land of the substrate. 본드 핑거 및 볼 랜드를 포함한 회로 패턴을 구비하며, 중앙부에 캐버티(cavity)가 구비된 기판;A substrate having a circuit pattern including a bond finger and a ball land and having a cavity at a center thereof; 상기 기판 상에 산포된 제 1 접착용 범프;A first bonding bump scattered on the substrate; 상기 제 1 접착용 범프를 매개로 하여 상기 기판 상에 페이스 다운 형태로 부착되는 센터 패드형의 제 1 반도체 칩;A center pad type first semiconductor chip attached to the substrate in the form of face down via the first bonding bumps; 상기 기판의 캐버티를 관통하여 상기 제 1 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 1 본딩 와이어;A first bonding wire penetrating the cavity of the substrate to electrically connect the bonding pad of the first semiconductor chip and the bond finger of the substrate; 상기 제 1 반도체 칩 상에 산포된 제 2 접착용 범프;A second bonding bump scattered on the first semiconductor chip; 제 2 접착용 범프를 매개로 하여 상기 제 1 반도체 칩 상에 페이스 업 형태로 부착된 센터 패드형의 제 2 반도체 칩;A center pad type second semiconductor chip attached to the first semiconductor chip in a face-up form via a second bonding bump; 상기 제 2 반도체 칩의 본딩 패드와 상기 기판의 본드 핑거를 전기적으로 연결하는 제 2 본딩 와이어;A second bonding wire electrically connecting the bonding pad of the second semiconductor chip and the bond finger of the substrate; 상기 제 1 및 제 2 반도체 칩과 상기 제 2 본딩 와이어를 포함한 상기 기판 상부 영역과 상기 제 1 본딩 와이어를 포함한 기판의 캐버티를 몰딩하는 봉지제; 및An encapsulant molding the cavity of the substrate including the first and second semiconductor chips and the second bonding wire and the substrate including the first bonding wire; And 상기 기판의 볼 랜드에 부착되는 솔더 볼;을 구비하는 것을 특징으로 하는 칩 스택 패키지.And a solder ball attached to the ball land of the substrate. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제 1 및 제 2 접착용 범프는 80 ㎛ 이상으로 돌출되어 구비되는 것을 특징으로 하는 칩 스택 패키지.The first and second bonding bumps are chip stack package, characterized in that provided to protrude to more than 80 ㎛.
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