KR20060073097A - Method for forming a contact plug in semiconductor device - Google Patents

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KR20060073097A
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이성권
이민석
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성시 공정의 단순화를 가져오면서 비트라인과 같은 도전막과 콘택 플러그 사이의 콘택저항을 감소시킬 수 있는 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 이를 위해 본 발명은 제1 층간 절연막 내에 상기 제1 층간 절연막의 상부면보다 높게 돌출되도록 제1 도전층이 형성된 반도체 기판을 제공하는 단계와, 상기 제1 도전층을 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막의 일부 영역에 제2 도전층을 형성하는 단계와, 상기 제2 도전층을 포함하는 전체 구조 상부에 제3 층간 절연막을 형성하는 단계와, 제1 식각공정을 실시하여 상기 제1 도전층이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
The present invention relates to a method of forming a contact plug of a semiconductor device capable of reducing the contact resistance between a conductive film such as a bit line and a contact plug, while simplifying a process of forming a contact plug of the semiconductor device. Providing a semiconductor substrate having a first conductive layer formed therein so as to protrude higher than an upper surface of the first interlayer insulating film in a first interlayer insulating film; and forming a second interlayer insulating film over the entire structure including the first conductive layer. Forming a second conductive layer on a portion of the second interlayer insulating layer, forming a third interlayer insulating layer on the entire structure including the second conductive layer, and performing a first etching process. Forming a contact hole through which the first conductive layer is exposed, and forming a contact plug to fill the contact hole It provides a method for forming the contact plug party.

반도체 소자, 콘택 플러그, 플러그, 도전막.Semiconductor element, contact plug, plug, conductive film.

Description

반도체 소자의 콘택 플러그 형성방법{METHOD FOR FORMING A CONTACT PLUG IN SEMICONDUCTOR DEVICE} TECHNICAL FOR FORMING A CONTACT PLUG IN SEMICONDUCTOR DEVICE             

도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시된 단면도.1 to 3 are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to the prior art.

도 4는 본 발명의 바람직한 제1 실시예에 따라 형성된 반도체 소자의 콘택 플러그를 나타낸 단면도.4 is a cross-sectional view showing a contact plug of a semiconductor device formed in accordance with a first preferred embodiment of the present invention.

도 5는 본 발명의 제2 실시예에 따라 형성된 반도체 소자의 콘택 플러그를 나타낸 단면도.5 is a cross-sectional view illustrating a contact plug of a semiconductor device formed in accordance with a second embodiment of the present invention.

도 6 내지 도 9는 도 4의 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시된 공정단면도.
6 to 9 are cross-sectional views illustrating a method for forming a contact plug of the semiconductor device of FIG. 4.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

110, 210, 310 : 반도체 기판110, 210, 310: semiconductor substrate

111, 211, 311 : 제1 층간 절연막111, 211, and 311: first interlayer insulating film

112, 212, 312 : 플러그112, 212, 312: plug

113, 213, 313 : 제2 층간 절연막 113, 213, and 313: second interlayer insulating film                 

114, 214, 314 : 도전막114, 214, 314: conductive film

115, 215, 315, 315a : 하드마스크115, 215, 315, 315a: hard mask

116, 216, 316 : 제3 층간 절연막116, 216, 316: third interlayer insulating film

117, 218, 319a : 자기정렬 콘택 플러그117, 218, 319a: self-aligned contact plugs

217 : 스페이서217: spacer

317 : 질화막317: nitride film

318 : 포토레지스트 패턴318: photoresist pattern

319 : 플러그 도전층
319: plug conductive layer

본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 자기정렬콘택 방식을 이용하는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly to a method of forming a contact plug of a semiconductor device using a self-aligned contact method.

반도체 소자의 고집적화에 따라 DRAM 셀에서 캐패시터가 차지하는 면적은 점차 줄어들고 있다. 따라서, 캐패시터의 용량을 늘리는 다양한 방법이 개발되고 있다. 이들 가운데 많이 사용되는 것으로, 반도체 기판에 MOS 트랜지스터를 형성하고, 소오스에 데이터 신호를 주는 비트라인 위에 드레인과 연결되는 캐패시터를 형성하여 표면적을 늘리는 COB(Capacitor Over Bitline) 구조의 스토리지 형성방법이 있다. Due to the high integration of semiconductor devices, the area occupied by capacitors in DRAM cells is gradually decreasing. Therefore, various methods for increasing the capacity of the capacitor have been developed. Among them, there is a storage forming method of a COB (Capacitor Over Bitline) structure in which a MOS transistor is formed on a semiconductor substrate and a capacitor connected to a drain is formed on a bit line for giving a data signal to a source to increase the surface area.                         

이러한 구성을 위해서는 다른 층간에 형성된 소자와 소자, 소자와 배선을 연결하는 수직적 도전로로서 다수의 콘택 플러그가 필요하다. 그리고 콘택은 다른 도전로를 이루는 비트라인이나 기타 수평 배선을 피하여 형성되어야 한다. 따라서, 좁은 면적에 콘택을 형성하면서 아래에 이미 형성되어 있는 도전막을 피해가기 위해서 그 도전막을 식각선택비가 다른 절연막 재질로 둘러싸고 자기정렬 방법으로 콘택홀을 형성하는 경우가 많다. 이러한 방법으로 형성된 콘택홀에 도전체를 매립시켜 만든 콘택 플러그를 여기서는 자기정렬 콘택 플러그(self aligned contact plug)라고 하겠다.For this configuration, a plurality of contact plugs are required as vertical conductive paths connecting the devices and the devices formed between the different layers and the devices and the wiring. In addition, the contact should be formed to avoid bit lines or other horizontal wiring which constitute other conductive paths. Therefore, in order to avoid the conductive film already formed below while forming a contact in a narrow area, the conductive film is often surrounded by an insulating material having a different etching selectivity and a contact hole is formed by a self-aligning method. A contact plug made by embedding a conductor in a contact hole formed in this manner will be referred to herein as a self aligned contact plug.

도 1 내지 도 3은 종래의 자기정렬 콘택 플러그를 구비한 반도체 소자를 나타낸 단면도이다. 여기서, 도 1 내지 도 3에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다. 1 to 3 are cross-sectional views illustrating a semiconductor device having a conventional self-aligned contact plug. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 3 are the same elements having the same function.

우선, 도 1을 참조하면, 반도체 기판(10) 상에 형성되고 콘택패드(12)를 포함하는 층간 절연막(11; 이하, 제1 층간 절연막이라 함) 상에는 두개의 비트라인(14)이 나란히 형성되어 있다. 두 비트라인(14) 사이로 아래층 콘택패드(12)나 미도시된 드레인 영역과 상부 스토리지 노드를 전기적으로 연결시키기 위한 스토리지 노드 콘택 플러그(20)가 자기정렬콘택공정을 통해 형성된다. 이때, 노광 공정 등의 한계로 인해 스토리지 노드 콘택 플러그(20)의 입구 부분이 비트라인(14) 사이의 거리보다 넓거나 동일한 폭으로 형성된다. 따라서, 비트라인(14) 보호장치인 별도의 캐핑막(15; capping layer)이나 스페이서(16)를 형성하여 비트라인(14)의 훼손을 방지한다. First, referring to FIG. 1, two bit lines 14 are formed side by side on an interlayer insulating layer 11 (hereinafter, referred to as a first interlayer insulating layer) formed on the semiconductor substrate 10 and including a contact pad 12. It is. A storage node contact plug 20 for electrically connecting the lower contact pad 12 or the drain region and the upper storage node between the two bit lines 14 is formed through a self-aligned contact process. In this case, the inlet portion of the storage node contact plug 20 is formed to have a width greater than or equal to the distance between the bit lines 14 due to the limitation of the exposure process. Therefore, a separate capping layer 15 or a spacer 16, which is a protection device of the bit line 14, may be formed to prevent the bit line 14 from being damaged.                         

그러나, 이와 같이 형성된 종래의 반도체 소자는 두껍게 형성된 스페이서(16)로 인해 스페이서(16) 형성 후 증착되는 층간 절연막(18; 이하, 제3 층간 절연막이라 함)의 매립 불량으로 인한 보이드(void)나 씸(seam)이 발생하여 스토리지 노드 콘택의 오픈 면적이 작아져 콘택 저항이 증가하는 문제점이 있다. 도면에 도시되었으나 미설명된 '13'은 층간 절연막(이하, 제2 층간 절연막이라 함)이다.However, the conventional semiconductor device formed as described above has a void due to a poor filling of the interlayer insulating film 18 (hereinafter referred to as a third interlayer insulating film) deposited after the formation of the spacer 16 due to the spacer 16 formed thickly. There is a problem in that a seam occurs and the open area of the storage node contact is reduced, thereby increasing the contact resistance. Although not shown, '13' is an interlayer insulating film (hereinafter referred to as a second interlayer insulating film).

도 2는 도 1의 두꺼운 스페이서(16) 대신 이중으로 스페이서를 형성하는 경우를 나타낸 것이다. 이때, 디자인 룰이 엄격해지면 첫번째 스페이서(16a; 이하, 제1 스페이서라 함)를 매우 얇게 형성해야 하므로 제2 및 제3 층간 절연막(13, 18)을 식각하여 콘택홀(도시 생략)을 형성할 때에 제1 스페이서(16a)가 비트라인(14) 상단까지 리세스(recess)된다. 따라서, 콘택홀 내측벽에 두번째 스페이서(19; 이하, 제2 스페이서라 함)를 형성하더라도 스토리지 노드 콘택 플러그(20)와 비트라인(14)의 단락(short)에 취약하다. 이러한 단락을 방지하고자 제2 스페이서(19)의 두께를 증가시키면 콘택의 오픈 면적이 작아져서 콘택 저항이 증가하는 문제점이 있다.FIG. 2 illustrates a case in which a spacer is doubled instead of the thick spacer 16 of FIG. 1. At this time, if the design rule becomes strict, the first spacer 16a (hereinafter, referred to as a first spacer) must be formed very thin, so that the second and third interlayer insulating layers 13 and 18 may be etched to form contact holes (not shown). At this time, the first spacer 16a is recessed to the upper end of the bit line 14. Therefore, even if the second spacer 19 (hereinafter, referred to as a second spacer) is formed on the inner side of the contact hole, the short circuit between the storage node contact plug 20 and the bit line 14 is vulnerable. In order to prevent such a short circuit, when the thickness of the second spacer 19 is increased, the open area of the contact may be reduced, thereby increasing the contact resistance.

한편 도 3에서와 같이, 비트라인(14) 측벽에 스페이서를 형성하지 않은 상태에서 콘택홀(도시 생략)을 형성한 다음, 콘택홀 내벽에 스페이서(19a)를 형성하는 방법이 최근 기술이나 이러한 방법도 콘택홀 형성시 비트라인(14)의 훼손을 억제해줄 스페이서가 없기 때문에, 후속적으로 스페이서(19a)를 형성하더라도 콘택홀과 비트라인(14) 사이의 오정렬이 심할 경우에는 스토리지 노드 콘택 플러그(20)와 비트라인(14) 사이의 단락을 방지하기 어려운 문제점이 있다. Meanwhile, as shown in FIG. 3, a method of forming a contact hole (not shown) without forming a spacer on the sidewall of the bit line 14 and then forming a spacer 19a on the inner wall of the contact hole is a recent technique. Since there is no spacer to suppress the damage of the bit line 14 when forming the contact hole, even if the spacer 19a is subsequently formed, when the misalignment between the contact hole and the bit line 14 is severe, the storage node contact plug ( There is a problem that it is difficult to prevent a short circuit between 20 and the bit line 14.                         

따라서, 상기와 같은 문제점들을 해결하기 위해 또다른 방안들이 제시되고 있다. 먼저, 도전막 및 하드마스크가 적층된 구조의 도전막 패턴 형성 후 하드마스크 상단보다는 낮고 도전막 상단보다는 높은 층간 절연막(이하, 제1 층간 절연막이라 함)을 형성한 후, 제1 층간 절연막 상부로 노출된 하드마스크의 양측벽에 스페이서(이하, 제1 스페이서라 함)를 형성한다. 그리고, 제1 층간 절연막 및 제1 스페이서를 감싸도록 층간 절연막(이하, 제2 층간 절연막이라 함)을 형성하고 하드마스크에 자기정렬된 콘택 플러그를 형성하는데, 이것은 도전막 패턴 사이에서 제2 층간 절연막과 제1 층간 절연막 및 도전막 패턴의 하지층을 관통하는 콘택홀을 형성하여 반도체 기판과 전기적으로 접속된다. 또한, 콘택 플러그의 내벽에 다시 스페이서(이하, 제2 스페이서라 함)를 형성한다.Therefore, other solutions have been proposed to solve the above problems. First, after forming a conductive film pattern having a structure in which a conductive film and a hard mask are stacked, an interlayer insulating film (hereinafter referred to as a first interlayer insulating film) lower than the top of the hard mask and higher than the top of the conductive film is formed, and then over the first interlayer insulating film. Spacers (hereinafter, referred to as first spacers) are formed on both sidewalls of the exposed hard mask. An interlayer insulating film (hereinafter referred to as a second interlayer insulating film) is formed to surround the first interlayer insulating film and the first spacer, and a self-aligned contact plug is formed on the hard mask, which is a second interlayer insulating film between the conductive film patterns. And a contact hole penetrating the base layer of the first interlayer insulating film and the conductive film pattern to be electrically connected to the semiconductor substrate. In addition, a spacer (hereinafter referred to as a second spacer) is formed on the inner wall of the contact plug again.

그러나, 이러한 방법은 공정의 복잡화로 인해 제조비용이 증가하는 문제점을 가져온다. 또한, 100nm 이하의 디자인 룰을 갖는 소자의 경우에 있어서는, 콘택홀 형성시 식각할 깊이 증대에 의해 콘택영역이 오픈되지 않는 콘택트 낫 오픈(contact not open)을 유발하고, 이에 따라 콘택저항이 증가되는 문제점을 갖게 된다.
However, this method has a problem in that the manufacturing cost increases due to the complexity of the process. In addition, in the case of a device having a design rule of 100 nm or less, an increase in the depth to be etched during the formation of a contact hole causes a contact not open in which the contact region does not open, thereby increasing the contact resistance. You have a problem.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 콘택 플러그 형성시 공정의 단순화를 가져오면서 비트라인과 같은 도전막과 콘택 플러그 사이의 콘택저항을 감소시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 있다.
Accordingly, the present invention has been proposed to solve the above-mentioned problems, and it is a semiconductor device capable of reducing contact resistance between a conductive film such as a bit line and a contact plug, while simplifying a process of forming a contact plug of a semiconductor device. The present invention provides a method for forming a contact plug.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 제1 층간 절연막 내에 상기 제1 층간 절연막의 상부면보다 높게 돌출되도록 제1 도전층이 형성된 반도체 기판을 제공하는 단계와, 상기 제1 도전층을 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막의 일부 영역에 제2 도전층을 형성하는 단계와, 상기 제2 도전층을 포함하는 전체 구조 상부에 제3 층간 절연막을 형성하는 단계와, 제1 식각공정을 실시하여 상기 제1 도전층이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다.
According to an aspect of the present invention, there is provided a semiconductor substrate in which a first conductive layer is formed to protrude higher than an upper surface of the first interlayer insulating layer in a first interlayer insulating layer. Forming a second interlayer insulating film over the entire structure including the layer; forming a second conductive layer over a portion of the second interlayer insulating film; and forming a second interlayer insulating film over the entire structure including the second conductive layer. Forming a three-layer insulating film, forming a contact hole through which the first conductive layer is exposed by performing a first etching process, and forming a contact plug to fill the contact hole. Provided is a method for forming a contact plug.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, various embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

제1 실시예First embodiment

도 4는 본 발명의 바람직한 제1 실시예에 따라 형성된 반도체 소자의 콘택 플러그를 나타낸 단면도이고, 도 6 내지 도 8은 도 4의 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 6 내지 도 8에 도시된 참조번호들 중 서로 동일한 참조번호는 동일한 기능을 하는 동일 요소이다. 4 is a cross-sectional view illustrating a contact plug of a semiconductor device formed according to a first exemplary embodiment of the present invention, and FIGS. 6 to 8 are cross-sectional views illustrating a method of forming a contact plug of the semiconductor device of FIG. 4. Here, the same reference numerals among the reference numerals shown in FIGS. 6 to 8 are the same elements having the same function.                     

우선 도 4를 참조하면, 반도체 기판(110) 상의 층간 절연막(111; 이하, 제1 층간 절연막이라 함) 내에 제1 층간 절연막(111)의 상부 표면보다 돌출되는 제1 도전층으로 셀 패드(또는, 플러그; 112)가 있다. 그리고, 플러그(112)를 포함한 제1 층간 절연막(111) 상에 층간 절연막(113; 이하, 제2 층간 절연막이라 함)이 형성되고, 제2 층간 절연막(113) 상에는 도전막(114) 및 하드마스크(115)가 차례로 적층된 후 패터닝된 제2 도전층으로 도전막 패턴이 형성된다. 여기서, 도전막(114)은 DRAM에 있어서는 비트라인(bit line)이다. First, referring to FIG. 4, a cell pad (or a first conductive layer protruding from an upper surface of the first interlayer insulating layer 111 in the interlayer insulating layer 111 (hereinafter, referred to as a first interlayer insulating layer) on the semiconductor substrate 110 may be formed. , A plug; An interlayer insulating layer 113 (hereinafter referred to as a second interlayer insulating layer) is formed on the first interlayer insulating layer 111 including the plug 112, and the conductive layer 114 and the hard layer are formed on the second interlayer insulating layer 113. After the masks 115 are sequentially stacked, a conductive film pattern is formed of the patterned second conductive layer. Here, the conductive film 114 is a bit line in the DRAM.

도전막 패턴을 포함하는 제2 층간 절연막(113) 상에 층간 절연막(116; 이하, 제3 층간 절연막이라 함)을 형성하고, 도전막 패턴 사이의 제3 층간 절연막(116)과 제2 층간 절연막(113)과 플러그(112)를 식각하여 플러그(112)의 일정 깊이까지 콘택홀(미도시)을 형성한다. 그리고, 콘택홀을 매립하여 자기정렬 콘택 플러그(117)를 형성한다. 예컨대, 자기정렬 콘택 플러그(117)는 상부의 스토리지 전극(미도시)과 반도체 기판(110)에 접촉된 플러그(112) 또는 스토리지 전극과 반도체 기판(110)을 접속시키는 스토리지 노드 콘택 플러그이다.An interlayer insulating film 116 (hereinafter referred to as a third interlayer insulating film) is formed on the second interlayer insulating film 113 including the conductive film pattern, and the third interlayer insulating film 116 and the second interlayer insulating film between the conductive film patterns are formed. The 113 and the plug 112 are etched to form contact holes (not shown) up to a predetermined depth of the plug 112. Then, the contact holes are filled to form the self-aligned contact plug 117. For example, the self-aligned contact plug 117 is a plug 112 contacting the upper storage electrode (not shown) and the semiconductor substrate 110 or the storage node contact plug connecting the storage electrode and the semiconductor substrate 110.

이때, 상기와 같이 플러그(112)를 제1 층간 절연막(111)의 상부 표면보다 돌출되도록 형성함으로써, 콘택 플러그 형성을 위한 콘택홀 형성시 플러그(112)의 식각 깊이(depth)를 현저하게 감소시켜 식각 깊이 증가에 따른 콘택 낫 오픈(contact not open) 현상을 방지할 수 있을 뿐만 아니라, 자기정렬 콘택 플러그(117)와 플러그(112) 간의 접촉면적 증가를 꾀하여 콘택저항을 감소시킬 수 있다.In this case, the plug 112 is formed to protrude beyond the upper surface of the first interlayer insulating layer 111 as described above, thereby significantly reducing the etching depth of the plug 112 when forming the contact hole for forming the contact plug. In addition to preventing contact not open due to an increase in the etching depth, contact resistance may be reduced by increasing the contact area between the self-aligned contact plug 117 and the plug 112.

먼저, 도 6에 도시된 바와 같이, 반도체 기판(310; 이하, 기판이라 함) 상에 층간 절연막(311; 이하, 제1 층간 절연막이라 함)을 증착한 후 이를 패터닝하여 플러그 영역의 기판(310) 표면이 노출되도록 콘택홀(미도시)을 형성한다. 이어서, 상기 콘택홀을 포함한 제1 층간 절연막(311) 상부에 폴리 실리콘과 같은 도전물질 즉, 제1 도전층을 증착한 후 이를 선택적으로 식각하여 제1 층간 절연막(311)보다 높이방향으로 돌출된 플러그(312)를 형성한다. First, as shown in FIG. 6, an interlayer insulating film 311 (hereinafter, referred to as a first interlayer insulating film) is deposited on a semiconductor substrate 310 (hereinafter, referred to as a substrate) and then patterned to form a substrate 310 of a plug region. A contact hole (not shown) is formed to expose the surface. Subsequently, a conductive material such as polysilicon, that is, a first conductive layer is deposited on the first interlayer insulating layer 311 including the contact hole, and then selectively etched to protrude in a height direction than the first interlayer insulating layer 311. The plug 312 is formed.

이어서, 플러그(312)가 형성된 결과물 전면에 층간 절연막(313; 이하, 제2 층간 절연막이라 함)을 증착한 후 도전막(314)과 하드마스크(315)를 증착 및 패터닝하여 제2 도전층으로 도전막 패턴을 형성한다. 예컨대 도전막(314)은 비트라인이고, 도전막 패턴은 비트라인 상에 하드 마스크(315)가 증착된 복수의 구조물이 인접하여 나란히 형성된 것이다. 여기서, 하드 마스크(315)는 SiON 또는 SiN을 사용하여 형성하는 것이 바람직하다.Subsequently, an interlayer insulating film 313 (hereinafter referred to as a second interlayer insulating film) is deposited on the entire surface of the resultant product on which the plug 312 is formed, and then the conductive film 314 and the hard mask 315 are deposited and patterned to form a second conductive layer. A conductive film pattern is formed. For example, the conductive film 314 is a bit line, and the conductive film pattern is formed by forming a plurality of structures in which a hard mask 315 is deposited on the bit line and adjacent to each other. Here, the hard mask 315 is preferably formed using SiON or SiN.

이어서, 도전막 패턴을 포함하는 제2 층간 절연막(313) 상에 층간 절연막(316; 이하, 제3 층간 절연막이라 함)을 증착한 후 PH 10 이상 바람직하게는, PH 10.5인 염기성 슬러리(slurry)를 이용한 CMP(chemical mechanical polishing) 공정을 진행한다. 따라서, 제3 층간 절연막(316)이 도전막 패턴과 단차없이 형성된다.Subsequently, an interlayer insulating film 316 (hereinafter referred to as a third interlayer insulating film) is deposited on the second interlayer insulating film 313 including the conductive film pattern, and then a basic slurry having a pH of 10 or more and preferably PH 10.5. A chemical mechanical polishing (CMP) process is performed. Thus, the third interlayer insulating film 316 is formed without a step with the conductive film pattern.

이어서, 습식 식각공정을 통해 제3 층간 절연막(316)을 300 내지 1000Å 식각하여 제3 층간 절연막(316)의 상부표면이 하드마스크(315)의 상부 표면보다는 낮고 도전막(314)의 상부 표면보다는 높도록 한다. 이때, 습식 식각공정은 50:1 내지 1000:1의 비율로 H20로 희석된 HF용액을 사용하여 이루어지는 것이 바람직하다. Subsequently, the third interlayer insulating layer 316 is etched 300 to 1000 Å through a wet etching process, so that the upper surface of the third interlayer insulating layer 316 is lower than the upper surface of the hard mask 315 and is lower than the upper surface of the conductive layer 314. Make it high. At this time, the wet etching process is preferably made using a HF solution diluted with H 2 O in a ratio of 50: 1 to 1000: 1.

이어서, 도 7에 도시된 바와 같이, 제3 층간 절연막(316)과 하드마스크(315) 상부의 단차를 따라 피복성이 불량한 질화막(317)을 증착한 후 콘택영역이 오픈된 구조의 포토레지스트 패턴(318)을 형성한다.Subsequently, as shown in FIG. 7, a photoresist pattern having a structure in which a contact region is opened after depositing a nitride film 317 having poor coating property along a step between the third interlayer insulating layer 316 and the hard mask 315 is formed. 318 is formed.

이어서, 도 8에 도시된 바와 같이, 포토레지스트 패턴(318)을 식각마스크로 하여 질화막(317)을 자기정렬콘택(SAC: Self align contact) 식각공정을 통해 식각한다. Subsequently, as shown in FIG. 8, the nitride film 317 is etched through a self align contact (SAC) etching process using the photoresist pattern 318 as an etch mask.

이어서, 식각된 질화막(317)을 식각마스크로 이용하는 식각공정을 실시하여 제3 층간 절연막(316)과 제2 층간 절연막(313)을 식각하고 플러그(312)를 일정 깊이까지 식각하여 콘택홀(미도시)을 형성한다. 이어서, 콘택홀을 포함한 결과물 전면에 플러그 도전층(319)을 증착한다.Subsequently, an etching process using the etched nitride film 317 as an etch mask is performed to etch the third interlayer insulating film 316 and the second interlayer insulating film 313, and the plug 312 is etched to a predetermined depth so as to contact holes (not covered). C). Subsequently, the plug conductive layer 319 is deposited on the entire surface of the product including the contact hole.

여기서, 제1 내지 제3 층간 절연막(311, 313 및 316)은 소자의 RC(Resistance Capacitance) 지연을 감소시키기 위하여 저유전막으로 형성하는 것이 바람직하다. 저유전막은, SiO2 계열의 산화물에 C, F, B, P 및 In 등의 불순물이 결합 또는 삽입되어 형성된 막일 수 있다. 예컨대, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 막일 수 있다. 또한, 제1 내지 제3 층간 절연막(311, 313 및 316)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다. Here, the first to third interlayer insulating films 311, 313, and 316 may be formed of a low dielectric film in order to reduce the resistance capacitance (RC) delay of the device. The low dielectric film may be a film formed by bonding or inserting impurities such as C, F, B, P, and In to an SiO 2 series oxide. For example, it may be a Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Un-doped Silicate Glass (USG), or Fluorinated Silicate Glass (FSG) film. In addition, the first to third interlayer insulating films 311, 313, and 316 may be formed of a single layer or a complex structure in which at least two layers are stacked.

이어서, 도 9에 도시된 바와 같이, 제3 층간 절연막(316)을 평탄화 정지막으 로 한 CMP 공정을 진행함으로써 제3 층간 절연막(316) 상부로 노출된 질화막(317) 및 하드마스크(315) 및 플러그 도전층(319)을 제거하여 콘택홀을 매립하는 자기정렬 콘택 플러그(319a)를 완성하고, 이로 인해 도전막(314)과 평탄화된 하드마스크(315a)로 이루어진 도전막 패턴 간을 분리시킨다. 여기서, 자기정렬 콘택 플러그(319a)는 스토리지 전극(미도시)과 반도체 기판(310)에 접속된 플러그(312)를 접속시키거나 스토리지 전극과 반도체 기판(310)을 접속시키는 스토리지 노드 콘택 플러그이다.Next, as shown in FIG. 9, the nitride film 317 and the hard mask 315 exposed on the third interlayer insulating layer 316 by performing the CMP process using the third interlayer insulating layer 316 as the planarization stop film, and The plug conductive layer 319 is removed to complete the self-aligned contact plug 319a filling the contact hole, thereby separating the conductive film pattern formed of the conductive film 314 and the planarized hard mask 315a. Here, the self-aligned contact plug 319a is a storage node contact plug that connects the storage electrode (not shown) and the plug 312 connected to the semiconductor substrate 310 or the storage electrode and the semiconductor substrate 310.

즉, 본 발명의 바람직한 제1 실시예에 따르면, 플러그를 제1 층간 절연막의 상부 표면보다 돌출되도록 형성함으로써 콘택 플러그 형성을 위한 콘택홀 형성시 플러그의 식각 깊이(depth)를 현저하게 감소시켜, 식각 깊이 증가에 따른 콘택 낫 오픈(contact not open) 현상을 방지할 수 있을 뿐만 아니라 자기정렬 콘택 플러그와 플러그 간의 접촉면적 증가를 꾀하여 콘택저항을 감소시킬 수 있다.That is, according to the first preferred embodiment of the present invention, the plug is formed to protrude beyond the upper surface of the first interlayer insulating layer, thereby significantly reducing the etching depth of the plug when forming the contact hole for forming the contact plug, thereby etching the plug. In addition to preventing contact not open due to an increase in depth, contact resistance may be reduced by increasing the contact area between the self-aligned contact plug and the plug.

또한, 도전막 패턴을 구성하는 하드마스크보다 낮게 형성된 제3 층간 절연막을 형성한 후 층간 절연막의 재증착 없이 자기정렬 콘택 플러그를 형성함으로써, 앞서 언급한 종래기술에서와 같이 도전막 패턴 형성 후 스페이서 및 층간 절연막이 다시 형성됨에 따라 공정이 복잡해지는 문제점을 해결할 수 있다.In addition, by forming the third interlayer insulating film formed lower than the hard mask constituting the conductive film pattern, and then forming a self-aligned contact plug without redepositing the interlayer insulating film, the spacer and As the interlayer insulating film is formed again, a problem of complicated process may be solved.

제2 실시예Second embodiment

도 5는 본 발명의 제2 실시예에 따라 형성된 반도체 소자를 나타낸 단면도로써, 본 발명의 제2 실시예에 따르면, 본 발명의 바람직한 제1 실시예에서 형성된 자기정렬 콘택 플러그의 내측벽을 따라 스페이서를 추가로 형성함으로써 도전막과 자기정렬 콘택 플러그 간의 단락을 확실히 방지할 수 있다. 이때, 그밖의 부분은 본 발명의 바람직한 실시예와 동일하므로 중복되는 설명은 피하기로 한다.5 is a cross-sectional view illustrating a semiconductor device formed in accordance with a second embodiment of the present invention. In accordance with a second embodiment of the present invention, a spacer is formed along an inner wall of a self-aligned contact plug formed in a first preferred embodiment of the present invention. By further forming, short circuit between the conductive film and the self-aligned contact plug can be reliably prevented. At this time, since other parts are the same as the preferred embodiment of the present invention, redundant description will be avoided.

도 5를 참조하면, 본 발명의 바람직한 제1 실시예의 도 8에서와 같이 콘택홀을 형성한 후 콘택홀의 내측을 따라 질화막으로 이루어진 스페이서(217)를 형성한다. 즉, 자기정렬 콘택 플러그(218)의 내측벽에 질화막으로 이루어진 스페이서를(217)를 추가로 형성한 것이다. 여기서 도면에 도시되었으나 미설명된 '210'은 반도체 기판, '211, 213, 216'은 층간 절연막, '212'는 플러그, '214'는 도전막, '215'는 하드마스크이다.Referring to FIG. 5, after forming the contact hole as in FIG. 8 of the first preferred embodiment of the present invention, a spacer 217 made of a nitride film is formed along the inner side of the contact hole. That is, a spacer 217 made of a nitride film is further formed on the inner wall of the self-aligned contact plug 218. Although not illustrated, 210 is a semiconductor substrate, 211, 213, and 216 are interlayer insulating films, 212 is a plug, 214 is a conductive film, and 215 is a hard mask.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 콘택 플러그 형성시 층간 절연막보다 돌출된 도전층인 플러그를 형성함으로써, 콘택 플러그 형성을 위한 콘택홀 형성시 플러그의 식각 깊이(depth)를 현저하게 감소시켜 식각 깊이 증가에 따른 콘택 낫 오픈(contact not open) 현상을 방지할 수 있을 뿐만 아니라, 콘택 플러그와 플러그 간의 접촉면적 증가를 꾀하여 콘택저항을 감소시킬 수 있다. As described above, according to the present invention, by forming a plug which is a conductive layer protruding from the interlayer insulating film when forming the contact plug of the semiconductor device, the etching depth of the plug is remarkably increased when forming the contact hole for forming the contact plug. In addition, the contact not open phenomenon due to the increase in the etching depth may be prevented, and the contact resistance may be reduced by increasing the contact area between the contact plug and the plug.                     

또한, 본 발명에 의하면, 도전막 패턴을 구성하는 하드마스크보다 낮게 형성된 층간 절연막을 형성한 후 층간 절연막의 재증착 없이 콘택 플러그를 형성함으로써 공정의 단순화를 가져와 반도체 소자의 수율을 향상시킬 수 있다.In addition, according to the present invention, by forming the interlayer insulating film formed lower than the hard mask constituting the conductive film pattern, and forming the contact plug without redepositing the interlayer insulating film, the process can be simplified and the yield of the semiconductor device can be improved.

Claims (9)

제1 층간 절연막 내에 상기 제1 층간 절연막의 상부면보다 높게 돌출되도록 제1 도전층이 형성된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate having a first conductive layer formed therein so as to protrude higher than an upper surface of the first interlayer insulating film in a first interlayer insulating film; 상기 제1 도전층을 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film on the entire structure including the first conductive layer; 상기 제2 층간 절연막의 일부 영역에 제2 도전층을 형성하는 단계;Forming a second conductive layer on a portion of the second interlayer insulating film; 상기 제2 도전층을 포함하는 전체 구조 상부에 제3 층간 절연막을 형성하는 단계;Forming a third interlayer insulating film on the entire structure including the second conductive layer; 제1 식각공정을 실시하여 상기 제1 도전층이 노출되는 콘택홀을 형성하는 단계; 및Performing a first etching process to form a contact hole through which the first conductive layer is exposed; And 상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계;Forming a contact plug to fill the contact hole; 를 포함하는 반도체 소자의 콘택 플러그 형성방법.Contact plug forming method of a semiconductor device comprising a. 제 1 항에 있어서, 상기 제3 층간 절연막을 형성하는 단계는, The method of claim 1, wherein the forming of the third interlayer insulating film includes: 상기 제2 도전층을 포함하는 전체 구조 상부에 상기 제3 층간 절연막을 증착하는 단계;Depositing the third interlayer insulating film over the entire structure including the second conductive layer; 상기 제2 도전층의 상부가 노출되도록 상기 제3 층간 절연막을 평탄화하는 단계; 및Planarizing the third interlayer insulating layer to expose an upper portion of the second conductive layer; And 제2 식각공정을 실시하여 상기 제3 층간 절연막의 상부면으로부터 상기 제2도전층 상부 중 일부를 돌출시키는 단계;Performing a second etching process to protrude a portion of an upper portion of the second conductive layer from an upper surface of the third interlayer insulating layer; 를 포함하는 반도체 소자의 콘택 플러그 형성방법.Contact plug forming method of a semiconductor device comprising a. 제 2 항에 있어서, The method of claim 2, 상기 제2 식각공정은 DHF 용액을 이용하여 실시하는 반도체 소자의 콘택 플러그 형성방법.The second etching process is a method for forming a contact plug of a semiconductor device using a DHF solution. 제 3 항에 있어서, The method of claim 3, wherein 상기 DHF 용액은 H20와 HF 용액이 50:1 내지 1000:1의 비율로 혼합된 반도체 소자의 콘택 플러그 형성방법.The DHF solution is a contact plug forming method of a semiconductor device in which H 2 O and HF solution is mixed in a ratio of 50: 1 to 1000: 1. 제 2 항에 있어서, The method of claim 2, 상기 제2 도전층의 상부는 상기 제3 층간 절연막의 상부로부터 300 내지 1000Å의 두께로 돌출되는 반도체 소자의 콘택 플러그 형성방법.And forming an upper portion of the second conductive layer protruding from the upper portion of the third interlayer insulating layer to a thickness of 300 to 1000 Å. 제 2 항에 있어서, The method of claim 2, 상기 평탄화는 PH가 10.5인 염기성 슬러리를 이용하여 실시하는 반도체 소자의 콘택 플러그 형성방법.Wherein said planarization is performed using a basic slurry having a pH of 10.5. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 제2 도전층은 폴리 실리콘막과 하드 마스크로 형성하는 반도체 소자의 콘택 플러그 형성방법.And a second conductive layer formed of a polysilicon layer and a hard mask. 제 7 항에 있어서, The method of claim 7, wherein 상기 하드 마스크는 SiON막 또는 SiN막으로 형성하는 반도체 소자는 콘택 플러그 형성방법.The method of claim 1, wherein the hard mask is formed of a SiON film or a SiN film. 제 2 항에 있어서, The method of claim 2, 상기 제2 도전층 상부 중 일부를 돌출시킨 후 상기 제2 도전층을 포함하는 전체 구조 상부의 단차를 따라 질화막을 증착하는 단계를 더 포함하는 반도체 소자의 콘택 플러그 형성방법.And protruding a portion of the upper portion of the second conductive layer and depositing a nitride film along a step of an upper portion of the entire structure including the second conductive layer.
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