KR20060070049A - Non-volitile memory device and method for fabricating the same - Google Patents

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KR20060070049A
KR20060070049A KR1020040108670A KR20040108670A KR20060070049A KR 20060070049 A KR20060070049 A KR 20060070049A KR 1020040108670 A KR1020040108670 A KR 1020040108670A KR 20040108670 A KR20040108670 A KR 20040108670A KR 20060070049 A KR20060070049 A KR 20060070049A
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김기철
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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 비휘발성 메모리 소자 및 그 제조 방법은 내부에 트렌치가 형성된 반도체 기판, 트렌치 내벽을 따라 형성된 트랩 구조물, 트랩 구조물 상에 형성되고 트렌치를 채우는 저장 게이트 전극, 저장 게이트 전극에 형성되는 제 1 채널 영역과 연결되는 제 2 채널 영역을 가지도록 저장 게이트 전극과 인접하여 반도체 기판 상에 절연되어 형성된 컨트롤 게이트 전극, 저장 게이트 전극과 컨트롤 게이트 전극 사이 및 컨트롤 게이트 전극과 반도체 기판 사이에 개재된 게이트 절연막 및 저장 게이트 전극과 마주보도록 컨트롤 게이트 전극에 정렬되어 반도체 기판 내에 형성된 드레인 영역 및 컨트롤 게이트 전극과 접하지 않는 저장 게이트 전극 측면과 정렬되어 반도체 기판 내에 형성된 소스 영역으로 이루어져 있다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a nonvolatile memory device and a method for manufacturing the same, wherein the nonvolatile memory device and a method for manufacturing the same include a semiconductor substrate having a trench formed therein, a trap structure formed along an inner wall of the trench, a storage formed on the trap structure and filling the trench. A control gate electrode formed between the storage gate electrode and the control gate electrode insulated from the semiconductor substrate so as to have a second channel region connected to the first channel region formed in the gate electrode and the storage gate electrode; A source formed in the semiconductor substrate in alignment with the drain region formed in the semiconductor substrate to face the gate insulating film and the storage gate electrode interposed between the gate electrode and the semiconductor substrate, and in the side of the storage gate electrode not in contact with the control gate electrode. domain It consists of a.

게이트 전극, 트랩 구조물, 트렌치Gate Electrodes, Trap Structures, Trench

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volitile memory device and method for fabricating the same}Non-volatile memory device and method for manufacturing the same {Non-volitile memory device and method for fabricating the same}

도 1은 종래의 비휘발성 메모리 소자를 도시한 단면도이다.1 is a cross-sectional view of a conventional nonvolatile memory device.

도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이다.2 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention.

도 3 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법을 도시한 단면도이다.3 through 10 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with an embodiment of the present invention.

<도면의 주요부분에 관한 부호 설명><Description of symbols on the main parts of the drawings>

210: 반도체 기판 220: 트랩 구조물210: semiconductor substrate 220: trap structure

221: 터널링막 222: 전하트랩층221 tunneling film 222 charge trap layer

223: 차폐막 230: 저장 게이트 전극223: shielding film 230: storage gate electrode

240: 게이트 절연막 250: 컨트롤 게이트 전극240: gate insulating film 250: control gate electrode

320: 산화 방지막 610: 저장 게이트 전극용 도전막320: antioxidant film 610: conductive film for storage gate electrode

810: 컨트롤 게이트 전극용 도전막810: conductive film for the control gate electrode

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 프로그램 특성이 열화되지 않는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device and a method of manufacturing the same that the program characteristics are not deteriorated.

데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(Volatile) 또는 불휘발성(Non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자는 전원이 중단됨에 따라 저장된 데이터가 소실되지만, 불휘발성 메모리 소자는 전원이 중단되어도 저장된 데이터를 유지한다. 따라서 불휘발성 메모리 소자는 전원을 항상 사용할 수 없거나 종종 중단되거나 또는 낮은 파워 사용이 요구되는 이동 전화 시스템, 음악 및 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서 폭넓게 사용된다.Semiconductor memory devices used to store data may generally be classified into volatile or non-volatile memory devices. In the volatile memory device, the stored data is lost when the power supply is interrupted, but the nonvolatile memory device retains the stored data even when the power supply is interrupted. Therefore, nonvolatile memory devices are widely used in mobile telephone systems, memory cards for storing music and video data, and other applications where power is not always available, often interrupted, or requires low power usage.

비휘발성 메모리 소자는 주로 플로팅 게이트를 구비한 비휘발성 메모리 소자가 일반적으로 사용되었으나, 집적회로의 주변 영역 및 로직 영역에 쉽게 일체화될 수 있는 실리콘-산화물-질화물-산화물-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon, 이하 SONOS) 구조를 갖는 불휘발성 메모리 소자가 주목받고 있다. Non-volatile memory devices are generally used as non-volatile memory devices having floating gates, but silicon-oxide-nitride-oxide-silicones that can be easily integrated into peripheral and logic regions of integrated circuits. Attention has been paid to non-volatile memory devices having an Oxide-Silicon (SONOS) structure.

도 1은 종래 로컬 SONOS 구조 비휘발성 메모리 소자을 도시한 단면도이다. 도시된 바와 같이, 반도체 기판(110) 상에는 터널링막(120), 전하트랩층(130), 차폐막(140) 및 게이트 전극(150) 차례로 적층되어 있고 게이트 전극(150) 양 옆 반도체 기판(110)에는 소스/드레인 영역(160, 170)이 형성되어 있다. 1 is a cross-sectional view illustrating a conventional local SONOS structure nonvolatile memory device. As illustrated, the tunneling layer 120, the charge trap layer 130, the shielding layer 140, and the gate electrode 150 are sequentially stacked on the semiconductor substrate 110, and the semiconductor substrate 110 is disposed on both sides of the gate electrode 150. Source / drain regions 160 and 170 are formed in the substrate.

게이트 전극(150)에 양의 전압을 가하고 소스/드레인 영역(160, 170)에 적절한 바이어스를 가하면 전하들이 터널링막(120)을 통과하여 전하트랩층(130)으로 트 랩되는 동작을 프로그램(Program)이라고 한다. 그리고 게이트 전극(150)에 음의 전압을 가하고 소스/드레인 영역(160, 170)에 적절한 바이어스를 가하면 홀들이 터널링막(120)을 통과하여 전하트랩층(130)의 전하들과 만나 결합하여 전하트랩층(130)을 중성으로 만드는 동작을 소거(Erase)라 한다.When a positive voltage is applied to the gate electrode 150 and an appropriate bias is applied to the source / drain regions 160 and 170, the charges pass through the tunneling layer 120 and are trapped in the charge trap layer 130. It is called). When a negative voltage is applied to the gate electrode 150 and an appropriate bias is applied to the source / drain regions 160 and 170, holes pass through the tunneling layer 120 to meet and combine with charges in the charge trap layer 130. The operation of making the trap layer 130 neutral is called erasing.

그러나 반도체 메모리 소자가 고집적화됨에 따라 전하들이 트랩되는 전하트랩층(130)의 길이가 짧아서 프로그램 특성이 나빠진다. 또한 프로그램시 게이트 전극(150)에 가하는 전압을 높여야하는데 이에 따라 프로그램 전류가 증가하여 프로그램 특성이 나빠진다.However, as the semiconductor memory device is highly integrated, the length of the charge trap layer 130 in which charges are trapped is short, resulting in poor program characteristics. In addition, the voltage applied to the gate electrode 150 must be increased during programming, which increases the program current and deteriorates the program characteristics.

본 발명이 이루고자 하는 기술적 과제는, 프로그램 특성이 열화되지 않는 비휘발성 메모리 소자를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a nonvolatile memory device in which program characteristics are not deteriorated.

본 발명이 이루고자 하는 다른 기술적 과제는, 비휘발성 메모리 소자 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a nonvolatile memory device.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기한 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 내부에 트렌치가 형성된 반도체 기판, 트렌치 내벽을 따라 형성된 트랩 구조물, 트랩 구조물 상에 형성되고 트렌치를 채우는 저장 게이트 전극, 저장 게이트 전극에 형성되는 제 1 채널 영역과 연결되는 제 2 채널 영역을 가지도록 저장 게이트 전극과 인접하여 반도체 기판 상에 절연되어 형성된 컨트롤 게이트 전극, 저장 게이트 전극과 컨트롤 게이트 전극 사이 및 컨트롤 게이트 전극과 반도체 기판 사이에 개재된 게이트 절연막 및 저장 게이트 전극과 마주도록 컨트롤 게이트 전극에 정렬되어 반도체 기판 내에 형성된 드레인 영역 및 컨트롤 게이트 전극과 접하지 않는 저장 게이트 전극 측면과 정렬되어 반도체 기판 내에 형성된 소스 영역을 포함한다.A nonvolatile memory device according to an embodiment of the present invention for achieving the above technical problem, a semiconductor substrate having a trench formed therein, a trap structure formed along the inner wall of the trench, a storage gate electrode formed on the trap structure and filling the trench A control gate electrode insulated from the semiconductor substrate adjacent to the storage gate electrode so as to have a second channel region connected to the first channel region formed in the storage gate electrode, between the storage gate electrode and the control gate electrode, and the control gate electrode And a drain region formed in the semiconductor substrate so as to face the gate insulating layer and the storage gate electrode interposed between the semiconductor substrate and the semiconductor substrate, and a source region formed in the semiconductor substrate aligned with a side of the storage gate electrode not in contact with the control gate electrode. Include.

상기한 다른 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은, 반도체 기판에 트렌치를 형성하는 단계, 트렌치 내에 트랩 구조물을 형성하는 단계, 트랩 구조물 상에 저장 게이트 전극를 형성하는 단계, 반도체 기판과 저장 게이트 전극 상에 게이트 절연막을 형성하는 단계, 저장 게이트 전극 하부에 형성되는 제 1 채널 영역과 연결되는 제 2 채널 영역을 가지고 반도체 기판 상에 저장 게이트 전극과 인접한 컨트롤 게이트 전극을 형성하는 단계 및 반도체 기판 내에 컨트롤 게이트 전극과 접하지 않는 저장 게이트 전극 측면과 얼라인되어 형성되는 소스 영역 및 저장 게이트 전극과 마주보도록 컨트롤 게이트 전극과 얼라인되어 형성되는 드레인 영역을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, including forming a trench in a semiconductor substrate, forming a trap structure in the trench, and forming a storage gate electrode on the trap structure. Forming a gate insulating film on the semiconductor substrate and the storage gate electrode, and having a second channel region connected to the first channel region formed under the storage gate electrode, the control gate being adjacent to the storage gate electrode on the semiconductor substrate. Forming an electrode and forming a source region in alignment with the storage gate electrode side not in contact with the control gate electrode and a drain region in alignment with the control gate electrode so as to face the storage gate electrode in the semiconductor substrate; It includes.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments are to make the disclosure of the present invention complete, and the general knowledge in the technical field to which the present invention belongs. It is provided to fully convey the scope of the invention to those skilled in the art, and the invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이다. 도시된 바와 같이, 비휘발성 메모리 소자(200)는 내부에 트렌치(A)가 형성된 반도체 기판(210), 트렌치(A) 내벽을 따라 형성된 트랩 구조물(220), 트랩 구조물(220) 상에 형성된 저장 게이트 전극(230), 저장 게이트 전극(230)과 인접한 반도체 기판(210) 상에 절연되어 형성된 컨트롤 게이트 전극(250), 저장 게이트 전극(230)과 컨트롤 게이트 전극(250) 사이 및 컨트롤 게이트 전극(250)와 반도체 기판(210) 사이에 개재된 게이트 절연막(240) 및 컨트롤 게이트 전극(250)와 정렬되어 반도체 기판(210) 내에 형성된 드레인 영역(260) 및 저장 게이트 전극(230)와 정렬되어 반도체 기판(210) 내에 형성된 소스 영역(270)을 포함한다.2 is a cross-sectional view illustrating a nonvolatile memory device according to an embodiment of the present invention. As shown, the nonvolatile memory device 200 includes a semiconductor substrate 210 having a trench A formed therein, a trap structure 220 formed along an inner wall of the trench A, and a storage formed on the trap structure 220. The gate electrode 230, the control gate electrode 250 formed on the semiconductor substrate 210 adjacent to the storage gate electrode 230, and between the storage gate electrode 230 and the control gate electrode 250 and the control gate electrode ( Aligned with the gate insulating layer 240 and the control gate electrode 250 interposed between the semiconductor substrate 210 and the semiconductor substrate 210, and aligned with the drain region 260 and the storage gate electrode 230 formed in the semiconductor substrate 210. A source region 270 formed in the substrate 210.

트랩 구조물(220)은 순차적으로 적층된 터널링막(221), 전하트랩층(222), 차폐막(223)을 포함한다.The trap structure 220 includes a tunneling layer 221, a charge trap layer 222, and a shielding layer 223 sequentially stacked.

터널링막(221)은 프로그램시 반도체 기판(210)으로부터 전자들이 터널링되는 영역으로 비도전성 절연막이어야 한다. 터널링막(221)은 질화물, 산질화물, High-k 물질 또는 이들의 조합으로 이루어진 복합층일 수 있다. 터널링막(221)은 18~40Å정도의 두께일 수 있다.The tunneling layer 221 should be a non-conductive insulating layer to a region where electrons are tunneled from the semiconductor substrate 210 during programming. The tunneling layer 221 may be a composite layer made of nitride, oxynitride, high-k material, or a combination thereof. The tunneling film 221 may have a thickness of about 18-40 μs.

전하트랩층(222)은 터널링막(221)을 통과한 전하들이 트랩되는 영역으로 비전도성이어야 한다. 전하트랩층(222)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 란타니움 산화물, 산질화물 또는 이들 조합으로 이루어진 복합층일 수 있다. 전하트랩층(222)은 40~100Å정도의 두께일 수 있다.The charge trap layer 222 should be non-conductive as a region in which charges passing through the tunneling layer 221 are trapped. The charge trap layer 222 may be a composite layer made of aluminum oxide, zirconium oxide, hafnium oxide, lanthanum oxide, oxynitride, or a combination thereof. The charge trap layer 222 may have a thickness of about 40 to about 100 μs.

차폐막(223)은 전하트랩층(222)에 트랩된 전하들이 외부로 유출되거나 저장 게이트 전극(230)으로 전하가 유입되는 것을 방지하기 위해 비전도성이어햐 한다. 차폐막(223)은 질화물, 산질화물, High-k 물질 또는 이들의 조합으로 이루어진 복합층일 수 있다. 차폐막(223)은 30~140Å정도의 두께일 수 있다.The shielding layer 223 is non-conductive in order to prevent charges trapped in the charge trap layer 222 from leaking out or the charges flow into the storage gate electrode 230. The shielding layer 223 may be a composite layer made of nitride, oxynitride, high-k material, or a combination thereof. The shielding film 223 may have a thickness of about 30 to 140Å.

저장 게이트 전극(230)은 저장 게이트 전극(230)은 트렌치의 깊이와 동일할 수 있고 트렌치 깊이보다 더 높게 형성될 수 있다. 저장 게이트 전극(230)은 TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, WNx 또는 이들의 조합으로 이루어진 복합층으로 형성된 금속층일 수 있다.The storage gate electrode 230 may be the same as the depth of the trench and may be formed higher than the depth of the trench. The storage gate electrode 230 may be formed of TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO 2 , Mo 2 N, Ir, Pt, Co, Cr, RuO, WNx, or a combination thereof. It may be a metal layer formed of a composite layer.

게이트 절연막(240)은 MTO(Medium Temperature Oxide) 산화물로 증착하고 N2O 어닐링을 실시한 산화막을 사용할 수 있다.The gate insulating layer 240 may be formed of an oxide film deposited with MTO (Medium Temperature Oxide) oxide and subjected to N 2 O annealing.

컨트롤 게이트 전극(250)은 TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, WNx 또는 이들의 조합으로 이루어진 복합층으로 형성된 금속층일 수 있다. The control gate electrode 250 is made of TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO 2 , Mo 2 N, Ir, Pt, Co, Cr, RuO, WNx, or a combination thereof. It may be a metal layer formed of a composite layer.

이와 같은 비휘발성 메모리 소자(200)는 다음과 같이 동작한다.The nonvolatile memory device 200 operates as follows.

먼저 설명의 편의상 컨트롤 게이트 전극(250)에 정렬된 영역을 드레인 영역(260)이라 하고 저장 게이트 전극(230)에 정렬된 영역을 소스 영역(270)이라 한다. 반대로 칭할 수도 있다. First, for convenience of description, the region aligned with the control gate electrode 250 is called a drain region 260, and the region aligned with the storage gate electrode 230 is called a source region 270. It may be called in reverse.

비휘발성 메모리 소자(200)가 프로그램하기 위해서, 저장 게이트 전극(230)과 소스 영역(270)에 고전압을 가하고 컨트롤 게이트 전극(250)과 드레인 영역(260)에 저전압을 가한다. 예를 들어, 드레인 영역(260)에 1V이하의 전압을 가하거나 접지시킨다. 소스 영역(270)에 5V, 저장 게이트 전극(230)에 5V 및 컨트롤 게이트 전극(250)에는 1.5V를 가한다. 전압을 가하면 소스 영역(270)과 드레인 영역(260) 사이는 채널이 형성된다. 채널은 트렌치를 따라 형성된다. 저장 게이트 전극(230)에 가해진 전압은 저장 게이트 전극(230) 하부의 반도체 기판(210)에 역전층을 형성한다. 그러므로 전하들을 채널을 따라 이동하면서 열전자 주입(Channel Hot Electron Injection)되어 터널링막(221)을 통과하여 전하트랩층(222)에 트랩되어 전하트랩층(222)에 저장된다. 이때, 컨트롤 게이트 전극(250)에 낮은 전압을 가하므로 프로그램 전류를 줄일 수 있다.In order to program the nonvolatile memory device 200, a high voltage is applied to the storage gate electrode 230 and the source region 270, and a low voltage is applied to the control gate electrode 250 and the drain region 260. For example, a voltage of 1 V or less is applied or grounded to the drain region 260. 5V is applied to the source region 270, 5V is applied to the storage gate electrode 230, and 1.5V is applied to the control gate electrode 250. When a voltage is applied, a channel is formed between the source region 270 and the drain region 260. The channel is formed along the trench. The voltage applied to the storage gate electrode 230 forms an inversion layer on the semiconductor substrate 210 under the storage gate electrode 230. Therefore, while the charges are moved along the channel, hot electron injection is carried out through the tunneling layer 221 to be trapped in the charge trap layer 222 and stored in the charge trap layer 222. In this case, since a low voltage is applied to the control gate electrode 250, the program current may be reduced.

또한 프로그램시 프로그램 시간을 조절하여 멀티 레벨(Multi-level)로 셀을 동작시킬 수 있다. 프로그램 시간을 조절하여 전하트랩층(222)에 주입되는 전하의 양을 조절할 수 있다. 예를 들어, 전하트랩층(222)에 전하가 없는 제 1 상태, 전하가 중간쯤 있는 제 2 상태 및 전하가 가득찬 제 3 상태와 같이 세가지의 상태로 만들 수 있으므로 메모리 집적도를 향상시킬 수 있다. In addition, it is possible to operate a cell at a multi-level by adjusting the program time during programming. The amount of charge injected into the charge trap layer 222 may be controlled by adjusting the program time. For example, since the charge trap layer 222 can be made into three states such as a first state with no charge, a second state with intermediate charges, and a third state full with charges, memory density can be improved. .                     

한편, 비휘발성 메모리 소자(200)를 소거하기 위해서는, 저장 게이트 전극(230)에 음의 고전압을 가하고 컨트롤 게이트 전극(250), 소스 영역(270)과 드레인 영역(260)에 저전압를 가한다. 예를 들어, 저장 게이트 전극(230)에 -8V~-12V를 가하고 컨트롤 게이트 전극(250), 소스 영역(270)과 드레인 영역(260)은 접지시키면 전하트랩층(222)에 저장된 전하들이 다시 터널링막(221)을 뚫고 나오게 된다. 이러한 방법을 FN(Fowler Nordhiem) 소거라 한다.In order to erase the nonvolatile memory device 200, a negative high voltage is applied to the storage gate electrode 230, and a low voltage is applied to the control gate electrode 250, the source region 270, and the drain region 260. For example, if -8V to -12V is applied to the storage gate electrode 230 and the control gate electrode 250, the source region 270, and the drain region 260 are grounded, the charges stored in the charge trap layer 222 are again returned. It comes out through the tunneling film 221. This method is called Fowler Nordhiem (FN) elimination.

또한 비휘발성 메모리 소자(200)를 읽기 위해서는, 저장 게이트 전극(230), 컨트롤 게이트 전극(250)과 드레인 영역(260)에 고전압을 가하고 소스 영역(270)에는 저전압을 가한다. 예를 들어, 저장 게이트 전극(230)에 3V, 컨트롤 게이트 전극(250)에 1.5~3V 및 드레인 영역(260)에 0.6~1.8V를 가한다. 소스 영역(270)은 접지시킨다. 전하트랩층(222)에 전하가 저장되어 있는 경우 채널이 형성되지 않아 전류가 흐르지 않는다. 반면 전하트랩층(222)에 전하가 비어있는 경우 채널이 형성되어 전류를 검출하여 전하트랩층(222)에 전하의 저장 여부를 알 수 있다. 즉, 저장된 데이터를 읽기가 이루어진다.In addition, to read the nonvolatile memory device 200, a high voltage is applied to the storage gate electrode 230, the control gate electrode 250, and the drain region 260, and a low voltage is applied to the source region 270. For example, 3 V is applied to the storage gate electrode 230, 1.5 to 3 V is applied to the control gate electrode 250, and 0.6 to 1.8 V is applied to the drain region 260. The source region 270 is grounded. When charge is stored in the charge trap layer 222, no channel is formed and no current flows. On the other hand, when the charge is empty in the charge trap layer 222, a channel is formed to detect the current to determine whether the charge is stored in the charge trap layer 222. That is, the stored data is read.

비휘발성 메모리 소자 제조 방법은 다음과 같다. 비휘발성 메모리 소자 제조 방법은 도 3 내지 도 10을 참조하여 설명한다.A method of manufacturing a nonvolatile memory device is as follows. A nonvolatile memory device manufacturing method will be described with reference to FIGS. 3 to 10.

도 3을 참조하면, 반도체 기판(210)에 포토레지스트, 산화물 등의 산화 방지막(310)을 적층한다. 산화 방지막(310)의 두께는 형성될 저장 게이트 전극(230)의 높이에 따라 달라진다.Referring to FIG. 3, an oxide film 310, such as a photoresist and an oxide, is stacked on the semiconductor substrate 210. The thickness of the antioxidant layer 310 depends on the height of the storage gate electrode 230 to be formed.

도 4를 참조하면, 산화 방지막 패턴을 식각 마스크로 이용하여 반도체 기판 (210) 내에 트렌치(A)를 형성한다.Referring to FIG. 4, the trench A is formed in the semiconductor substrate 210 using the anti-oxidation layer pattern as an etching mask.

도 5를 참조하면, 트렌치(A) 내에 트랩 구조물(220)을 형성한다. 트랩 구조물(220)을 형성하는 단계는 터널링막(221), 전하트랩층(222), 차폐막(223)을 순차적으로 적층하여 형성한다. 터널링막(221) 및 차폐막(223)은 질화물, 산질화물, High-k 물질 또는 이들의 조합으로 이루어진 복합층일 수 있다. 또한 전하트랩층(222)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 란타니움 산화물, 산질화물 또는 이들의 조합으로 이루어진 복합층일 수 있다. 만약 저장 게이트 전극(230)을 트렌치(A)와 동일한 높이로 하려면 트랩 구조물(220)을 형성하기 전에 식각 방지막(310)을 제거할 수 있다.Referring to FIG. 5, the trap structure 220 is formed in the trench A. Referring to FIG. The trap structure 220 may be formed by sequentially stacking the tunneling layer 221, the charge trap layer 222, and the shielding layer 223. The tunneling layer 221 and the shielding layer 223 may be a composite layer made of nitride, oxynitride, high-k material, or a combination thereof. In addition, the charge trap layer 222 may be a composite layer made of aluminum oxide, zirconium oxide, hafnium oxide, lanthanum oxide, oxynitride, or a combination thereof. If the storage gate electrode 230 has the same height as the trench A, the etch stop layer 310 may be removed before the trap structure 220 is formed.

도 6을 참조하면, 차폐막(223) 상에 저장 게이트 전극용 도전막(610)을 적층한다. 저장 게이트 전극용 도전막(610)은 TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, WNx 또는 이들의 조합으로 이루어진 복합층일 수 있다.Referring to FIG. 6, the conductive film 610 for the storage gate electrode is stacked on the shielding film 223. The conductive film 610 for the storage gate electrode is TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO 2 , Mo 2 N, Ir, Pt, Co, Cr, RuO, WNx or these It may be a composite layer consisting of a combination of.

도 7을 참조하면, 저장 게이트 전극용 도전막(610)을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄하게 만든다. 형성하고자 하는 저장 게이트 전극(230)의 높이에 따라 트랩 구조물(220)에서 반도체 기판(210) 사이 소정의 위치까지 CMP를 이용하여 평탄하게 만든다. 저장 게이트 전극(230)은 트렌치(A) 내에 형성되거나 트렌치(A)로쿠터 반도체 기판(210) 상으로 돌출되도록 형성될 수 있다. 예를 들어, 저장 게이트 전극(230)을 산화 방지막(320)이 형성된 위치까지 형성하 고자 한다면 CMP를 산화 방지막(320) 상에 형성된 터널링막(221)까지 하여 평탄하게 한다. 그리고 반도체 기판(210) 상의 구조물을 제거하여 반도체 기판(210)을 오픈한다. Referring to FIG. 7, the conductive film 610 for the storage gate electrode is flattened by using chemical mechanical polishing (CMP). According to the height of the storage gate electrode 230 to be formed, the trap structure 220 is flattened by using the CMP to a predetermined position between the semiconductor substrate 210. The storage gate electrode 230 may be formed in the trench A or protrude onto the trench semiconductor substrate 210. For example, if the storage gate electrode 230 is to be formed up to the position where the antioxidant film 320 is formed, the CMP may be flattened up to the tunneling film 221 formed on the antioxidant film 320. The semiconductor substrate 210 is opened by removing the structure on the semiconductor substrate 210.

도 8을 참조하면, 반도체 기판(210)과 저장 게이트 전극(230) 상에 게이트 절연막(240)을 적층한다. 게이트 절연막(240)은 MTO(Medium Temperature Oxide) 산화물로 증착하고 N2O 어닐링을 실시한 산화막을 사용할 수 있다. 게이트 절연막(240) 상에 컨트롤 게이트 전극용 도전막(810)을 적층한다.Referring to FIG. 8, a gate insulating layer 240 is stacked on the semiconductor substrate 210 and the storage gate electrode 230. The gate insulating layer 240 may be formed of an oxide film deposited with MTO (Medium Temperature Oxide) oxide and subjected to N 2 O annealing. The conductive film 810 for the control gate electrode is stacked on the gate insulating film 240.

도 9를 참조하면, 컨트롤 게이트 전극용 도전막(810)상에 포토레지스트(도시하지 않음)를 도포하고 패터닝하여 저장 게이트 전극(230)과 인접한 일부 컨트롤 게이트 전극용 도전막(810)을 제외한 컨트롤 게이트 전극용 도전막(810)을 노출시킨다. 노출된 컨트롤 게이트 전극용 도전막(810)과 하부에 위치한 게이트 절연막(240)을 식각하여 반도체 기판(210)을 노출시킨다. 그리고 식각되지 않은 컨트롤 게이트 전극용 도전막(810) 상의 포토레지스트(도시하지 않음)를 제거하여 컨트롤 게이트 전극(250)을 형성한다.Referring to FIG. 9, a photoresist (not shown) is coated on the control gate electrode conductive layer 810 and patterned to control the conductive film except for the control gate electrode conductive layer 810 adjacent to the storage gate electrode 230. The gate electrode conductive film 810 is exposed. The exposed control gate electrode conductive film 810 and the lower gate insulating film 240 are etched to expose the semiconductor substrate 210. The control gate electrode 250 is formed by removing the photoresist (not shown) on the non-etched conductive film 810 for the control gate electrode.

도 10을 참조하면, 오픈된 반도체 기판(210) 상에 불순물을 주입하여 소스 영역(270) 및 드레인 영역(260)을 형성한다.Referring to FIG. 10, impurities are implanted onto the open semiconductor substrate 210 to form a source region 270 and a drain region 260.

이와 같이 비휘발성 메모리 소자의 집적도를 높이기 위해 소스/드레인 영역의 길이가 짧아져도 반도체 기판에 트렌치를 형성하여 전하트랩층이 트렌치 내에 형성되어 전하트랩층의 길이를 충분히 유지할 수 있다. 또한 두개의 게이트 전극을 형성함으로써 하나의 게이트 전극에 턴온(Turn-on) 전압 정도의 낮은 전압을 가할 수 있으므로 프로그램 전류를 낮출 수 있다.As such, even if the length of the source / drain region is shortened to increase the integration degree of the nonvolatile memory device, a trench is formed in the semiconductor substrate, and a charge trap layer is formed in the trench to sufficiently maintain the length of the charge trap layer. In addition, by forming two gate electrodes, a low voltage, such as a turn-on voltage, may be applied to one gate electrode, thereby reducing the program current.

이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.As mentioned above, although the present invention has been described with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 따르면, 비휘발성 메모리 소자 및 그 제조 방법은 트렌치 내에 형성된 전하트랩층의 길이를 충분히 유지하여 프로그램 특성이 잘 유지되는 효과가 있다. 또한 저장 게이트 전극과 컨트롤 게이트 전극을 구비하여 프로그램시 컨트롤 게이트에 낮은 전압을 가하여 프로그램 전류가 최소로 소모되는 효과가 있다.As described above, according to the present invention, the nonvolatile memory device and the method of manufacturing the same have the effect of sufficiently maintaining the length of the charge trap layer formed in the trench to maintain the program characteristics well. In addition, a storage gate electrode and a control gate electrode are provided to apply a low voltage to the control gate during programming, thereby minimizing the program current consumption.

Claims (11)

내부에 트렌치가 형성된 반도체 기판;A semiconductor substrate having a trench formed therein; 상기 트렌치 내벽을 따라 형성된 트랩 구조물;A trap structure formed along the inner wall of the trench; 상기 트랩 구조물 상에 형성되고 상기 트렌치를 채우는 저장 게이트 전극; A storage gate electrode formed on the trap structure and filling the trench; 상기 저장 게이트 전극에 형성되는 제 1 채널 영역과 연결되는 제 2 채널 영역을 가지도록 상기 저장 게이트 전극과 인접하여 상기 반도체 기판 상에 절연되어 형성된 컨트롤 게이트 전극;A control gate electrode insulated from the semiconductor substrate adjacent to the storage gate electrode to have a second channel region connected to a first channel region formed in the storage gate electrode; 상기 저장 게이트 전극과 상기 컨트롤 게이트 전극 사이 및 상기 컨트롤 게이트 전극과 상기 반도체 기판 사이에 개재된 게이트 절연막; 및A gate insulating layer interposed between the storage gate electrode and the control gate electrode and between the control gate electrode and the semiconductor substrate; And 상기 저장 게이트 전극과 마주보도록 상기 컨트롤 게이트 전극에 정렬되어 상기 반도체 기판 내에 형성된 드레인 영역 및 상기 컨트롤 게이트 전극과 접하지 않는 상기 저장 게이트 전극 측면과 정렬되어 상기 반도체 기판 내에 형성된 소스 영역을 포함하는 비휘발성 메모리 소자.A non-volatile region including a drain region formed in the semiconductor substrate so as to face the storage gate electrode and a source region formed in the semiconductor substrate so as to align with a side of the storage gate electrode not in contact with the control gate electrode; Memory elements. 제 1항에 있어서,The method of claim 1, 상기 트랩 구조물은 순차적으로 적층된 터널링막, 전하트랩층, 차폐막을 포함하는 비휘발성 메모리 소자.The trap structure includes a tunneling film, a charge trap layer, a shielding film sequentially stacked. 제 2항에 있어서,The method of claim 2, 상기 터널링막과 차폐막은 질화물, 산질화물, High-k 물질 또는 이들의 조합으로 이루어지는 비휘발성 메모리 소자.And the tunneling layer and the shielding layer are formed of nitride, oxynitride, high-k material, or a combination thereof. 제 2항에 있어서,The method of claim 2, 상기 전하트랩층은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 란타니움 산화물, 산질화물 또는 이들의 조합으로 이루어지는 비휘발성 메모리 소자.The charge trap layer is made of aluminum oxide, zirconium oxide, hafnium oxide, lanthanum oxide, oxynitride or a combination thereof. 제 1항에 있어서,The method of claim 1, 상기 저장 게이트 전극은 상기 트렌치 내에 형성되고, 상기 반도체 기판으로부터 일부 돌출된 비휘발성 메모리 소자.And the storage gate electrode is formed in the trench and partially protrudes from the semiconductor substrate. 제 1항에 있어서,The method of claim 1, 상기 저장 게이트 전극은 TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr, RuO, WNx 또는 이들의 조합으로 이루어지는 비휘발성 메모리 소자.The storage gate electrode is formed of TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO 2 , Mo 2 N, Ir, Pt, Co, Cr, RuO, WNx, or a combination thereof. Volatile memory device. 반도체 기판에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 트렌치 내에 트랩 구조물을 형성하는 단계;Forming a trap structure in the trench; 상기 트랩 구조물 상에 저장 게이트 전극를 형성하는 단계;Forming a storage gate electrode on the trap structure; 상기 반도체 기판과 상기 저장 게이트 전극 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate and the storage gate electrode; 상기 저장 게이트 전극에 형성되는 제 1 채널 영역과 연결되는 제 2 채널 영역을 가지도록 상기 반도체 기판 상에 상기 저장 게이트 전극과 인접한 컨트롤 게이트 전극을 형성하는 단계; 및Forming a control gate electrode adjacent to the storage gate electrode on the semiconductor substrate to have a second channel region connected to a first channel region formed on the storage gate electrode; And 상기 반도체 기판 내에 상기 컨트롤 게이트 전극과 접하지 않는 상기 저장 게이트 전극 측면과 얼라인되어 형성되는 소스 영역 및 상기 저장 게이트 전극과 마주보도록 상기 컨트롤 게이트 전극과 얼라인되어 형성되는 드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.Forming a source region in alignment with the storage gate electrode side that is not in contact with the control gate electrode and a drain region in alignment with the control gate electrode to face the storage gate electrode in the semiconductor substrate; A nonvolatile memory device manufacturing method comprising the. 제 7항에 있어서,The method of claim 7, wherein 상기 반도체 기판 내에 트렌치를 형성하는 단계는 상기 반도체 기판 상에 산화 방지막 패턴을 식각 마스크로 이용하여 상기 반도체 기판 내에 트렌치를 형성하는 단계인 비휘발성 메모리 소자 제조 방법.The forming of the trench in the semiconductor substrate is a step of forming a trench in the semiconductor substrate using an oxide film pattern as an etching mask on the semiconductor substrate. 제 7항에 있어서,The method of claim 7, wherein 상기 트랩 구조물을 형성하는 단계는 터널링막, 전하트랩층, 차폐막을 순차적으로 적층하여 형성하는 비휘발성 메모리 소자 제조 방법.The forming of the trap structure may include forming a tunneling layer, a charge trap layer, and a shielding layer sequentially stacked. 제 7항에 있어서,The method of claim 7, wherein 상기 저장 게이트 전극을 형성하는 단계는, 상기 트랩 구조물 상에 저장 게이트 전극용 도전막을 형성하는 단계; 및 상기 트랩 구조물을 식각 정지막으로 하여 상기 저장 게이트 전극용 도전막을 평탄화하여 상기 저장 게이트 전극을 완성하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법.The forming of the storage gate electrode may include forming a conductive film for the storage gate electrode on the trap structure; And planarizing the conductive film for the storage gate electrode by using the trap structure as an etch stop layer to complete the storage gate electrode. 제 10항에 있어서,The method of claim 10, 상기 반도체 기판 내에 트렌치를 형성하는 단계는 상기 반도체 기판 상에 산화 방지막 패턴을 식각 마스크로 이용하여 상기 반도체 기판 내에 트렌치를 형성하는 단계이고 상기 산화 방지막 패턴상에 상기 트랩 구조물을 형성하여 상기 저장 게이트 전극이 상기 반도체 기판으로부터 돌출되는 높이가 조절되는 비휘발성 메모리 소자 제조 방법.The forming of the trench in the semiconductor substrate may include forming a trench in the semiconductor substrate using an oxide layer pattern on the semiconductor substrate as an etching mask, and forming the trap structure on the oxide layer pattern to form the trench. And a height protruding from the semiconductor substrate is controlled.
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