KR20060062926A - Method for forming metal interconnection of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 형성 공정에 관한 것이다. 본 발명은 고단차 미세 접촉 구조의 신뢰성과 안정성을 확보할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 종래의 TiN 장벽층을 배제하고, 대신 시드층(예컨대, SiHx)을 화학기상증착 방식으로 증착하고 이 시드층의 환원반응을 통해 밀착층(장벽층)용 금속막(예컨대, 텅스텐막)을 형성한 다음, 밀착층용 금속막을 질화시켜 장벽 특성을 갖춘 금속질화막(예컨대, 텅스텐질화막)으로 변화시킨다. 이후, 콘택홀 주변의 금속질화막을 선택적으로 산화시킴으로써 후속 선택적인 금속 플러그 성장이 콘택홀 내부에서만 유도되도록 한다. 이 경우, 종래의 TiN 장벽층을 대체하는 금속질화막의 기반층인 시드층 증착시 화학기상증착법을 적용하기 때문에 접촉구 측벽에서의 단차피복성을 확보할 수 있어 장벽층의 단차피복성 불량에 따르는 금속 플러그의 열화를 방지할 수 있음은 물론, 장벽층 형성 과정에서 사용되는 소오스에 포함된 염소나 탄소에 의한 오염을 방지할 수 있다. 또한, 상기와 같은 장벽층 형성이 비교적 저온(400∼500℃)에서 이루어지기 때문에 하부 금속막에 대한 열적 부담을 줄일 수 있으므로, 2층 이상의 금속배선 형성 공정에도 적용이 가능하다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a metal wiring forming process in a semiconductor device manufacturing process. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of securing the reliability and stability of a high stepped micro contact structure. In the present invention, a conventional TiN barrier layer is excluded, and instead, a seed layer (eg, SiHx) is deposited by chemical vapor deposition, and the metal layer (eg, tungsten film) for an adhesion layer (barrier layer) is formed through a reduction reaction of the seed layer. ), And then the metal film for adhesion layer is nitrided into a metal nitride film having a barrier property (for example, tungsten nitride film). Thereafter, by selectively oxidizing the metal nitride film around the contact hole, subsequent selective metal plug growth is induced only inside the contact hole. In this case, the chemical vapor deposition method is applied during the deposition of the seed layer, which is the base layer of the metal nitride film, which replaces the conventional TiN barrier layer, so that the step coverage on the sidewall of the contact can be secured, resulting in poor step coverage of the barrier layer. In addition to preventing deterioration of the metal plug, it is possible to prevent contamination by chlorine or carbon contained in the source used in the barrier layer forming process. In addition, since the barrier layer is formed at a relatively low temperature (400 to 500 ° C.), thermal burden on the lower metal layer can be reduced, and thus, the present invention can be applied to a metal wiring forming process of two or more layers.

금속배선, 접촉구, 시드층 환원반응, 밀착층용 금속막, 질화Metal wiring, contact hole, seed layer reduction reaction, metal layer for adhesion layer, nitride

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL INTERCONNECTION OF SEMICONDUCTOR DEVICE} METHOD FOR FORMING METAL INTERCONNECTION OF SEMICONDUCTOR DEVICE}             

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 금속배선 형성 공정을 나타낸 단면도.1A to 1C are cross-sectional views illustrating a metal wiring forming process according to an embodiment of the present invention.

도 2a는 종래기술에 따라 TiN 장벽층이 물리기상증착 방식(IMP)으로 증착된 상태의 콘택홀 단면을 도시한 전자현미경(SEM) 사진.FIG. 2A is an SEM image showing a cross section of a contact hole with a TiN barrier layer deposited by physical vapor deposition (IMP) according to the prior art. FIG.

도 2b는 종래기술에 따라 물리기상증착 방식(IMP)으로 증착된 TiN 장벽층 상에 화학기상증착 방식으로 증착된 텅스텐막의 단면을 도시한 전자현미경(SEM) 사진.FIG. 2B is an SEM image showing a cross section of a tungsten film deposited by chemical vapor deposition on a TiN barrier layer deposited by physical vapor deposition (IMP) according to the prior art. FIG.

도 3은 본 발명에 따라 형성된 알루미늄 콘택 플러그의 단면을 도시한 전자현미경(SEM) 사진.3 is an electron microscope (SEM) photograph showing a cross section of an aluminum contact plug formed in accordance with the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10 : 실리콘 기판 11 : 게이트 전극10 silicon substrate 11 gate electrode

12 : 층간절연막 13 : Ti막12 interlayer insulating film 13 Ti film

14 : SiHx(x≤4)층 15 : 밀착층용 텅스텐막14 SiHx (x≤4) layer 15 Tungsten film for adhesion layer

16 : 콘택 플러그 17 : 금속배선16 contact plug 17 metal wiring

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a metal wiring forming process in a semiconductor device manufacturing process.

반도체 소자의 고집적화에 따라 디자인 룰(design rule)이 급격히 축소되고 있으며, 이에 따라 콘택홀 또는 비아홀의 종횡비가 높아지고 있어 플러그 형성을 위한 갭필 공정 마진이 줄어드는 등 금속배선 형성 공정 난이도가 크게 증가하고 있다.Due to the high integration of semiconductor devices, design rules are rapidly being reduced, and as the aspect ratio of contact holes or via holes is increased, the difficulty of forming metal wires is greatly increased, such as a gap fill process margin for plug formation is reduced.

통상적인 접촉구(콘택홀, 비아홀) 갭필 기술로서, B-W(Blanket Tungsten) 증착에 의한 접촉구 매몰 후 화학·기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 통해 플러그를 형성하는 방식이 주로 적용되고 있다. 이 방식은 접촉구가 형성된 기판 상에 낮은 접촉 저항 및 산화막과의 접착력을 확보하기 위한 타이타늄(Ti)과 금속 질화막 밀착층(예컨대, TiN막)을 증착하고, 그 상부에 단차 피복성이 우수한 화학기상증착법으로 텅스텐막을 접촉구의 반경 이상의 두께 만큼 전면에 증착하여 접촉구를 갭필하고 있다.As a conventional contact hole (contact hole, via hole) gap fill technology, a method of forming a plug through a chemical mechanical polishing (CMP) process after investment of a contact hole by BW (Blanket Tungsten) deposition is mainly applied. . This method deposits a titanium (Ti) and metal nitride film adhesion layer (e.g., a TiN film) to secure a low contact resistance and adhesion to an oxide film on a substrate on which a contact hole is formed, and has a chemically superior step coverage. By vapor deposition, a tungsten film is deposited on the entire surface by a thickness greater than or equal to the radius of the contact hole to fill the contact hole.

그런데, 하부의 밀착층 증착을 위해 물리기상증착법 적용할 경우, 단차 피복성 불량으로 인해 초미세 접촉구의 바닥 부분에서 밀착층의 두께가 얇아지게 되고, 이에 따라 핵 생성에 소요되는 시간 차이가 발생하여 접촉구 입구에서 다른 부분에 비해 두껍게 증착되어 소오스 가스의 접촉구 내부로의 계속적인 공급을 막아 접촉구 내에 보이드를 형성하는 문제점이 있었다.However, when the physical vapor deposition method is applied for the deposition of the lower adhesion layer, the thickness of the adhesion layer becomes thin at the bottom of the ultra-fine contact hole due to the step coverage defect, and thus a time difference for nucleation occurs. There was a problem in that the deposition at the inlet of the contact is thicker than other parts to prevent the continuous supply of source gas into the contact, thereby forming voids in the contact.

이러한 문제는 대한민국 특허공개공보 제1999-0017335호(1999.03.15 공개)의 경우에도 나타난다. 단차물이 형성되고 그위에 장벽층이 형성된 기판 표면에만 산화막 형태의 증착 방지막을 증착한 후 장벽층이 노출된 접촉구 내에서만 선택적으로 금속 플러그를 성장시킨다. 여기서 DMEAA(dimethyl ethyl amine alane), DMAH(dimethyl aluminum hydride)와 같은 유기 금속 화합물을 사용하거나 장벽층 두께에 따른 핵형성 의존성은 동일하게 나타나는데, 증착 후 대기 노출된 장벽 금속은 산화되어 막내에 산소를 포함하며 두께가 얇을수록 그 양은 증가하여 핵형성 속도를 저하시킨다. 이를 개선하기 위해 온도를 증가할 경우 기상에서 쉽게 분해되어 미립자 발생에 의한 불량 발생을 초래한다.This problem also occurs in the case of Korean Patent Laid-Open Publication No. 1999-0017335 (published on March 15, 1999). After depositing a deposition prevention film in the form of an oxide film only on the surface of the substrate on which the step is formed and the barrier layer is formed, the metal plug is selectively grown only in the contact hole where the barrier layer is exposed. Here, the use of organometallic compounds such as dimethyl ethyl amine alane (DMEAA) and dimethyl aluminum hydride (DMAH) or the nucleation dependence depending on the thickness of the barrier layer are the same.The barrier metal exposed to the atmosphere after deposition is oxidized to form oxygen in the film. The thinner the thickness, the greater the amount, which slows down the nucleation rate. In order to improve this, if the temperature is increased, it is easily decomposed in the gas phase, leading to the occurrence of defects due to the generation of fine particles.

한편, 접촉구 내에 선택적으로 플러그를 형성하는 S-W(Selective Tungsten) 기술은 전술한 B-W 기술과 달리 2층 이상의 배선 형성시 배선 연결을 하는 비아홀에 Ti/TiN막과 같은 밀착층 증착 없이 비아홀 바닥에 노출되는 하부 금속배선과 단결정/다결정 실리콘 및 비아홀 측벽 구성 물질인 실리콘 산화막과 같은 층간절연막 상에서의 증착 특성 차이를 이용하여, 접촉구 내 노출되어 있는 하부 재료 종류(순수 금속, 금속 실리사이드, 실리콘)에 따라 다른 성장속도로 금속을 성장시킬 수 있다.On the other hand, SW (Selective Tungsten) technology, which selectively forms a plug in the contact hole, is exposed to the bottom of the via hole without depositing an adhesive layer such as a Ti / TiN film in the via hole that connects the wiring when two or more layers are formed, unlike the above-described BW technology. Depending on the type of underlying material (pure metal, metal silicide, silicon) exposed in the contacts, the difference in deposition characteristics on the interlayer insulating film, such as the underlying metal interconnection and the silicon oxide film, which is a single-crystal / polycrystalline silicon and via-hole sidewall constituent material Metals can be grown at different growth rates.

그런데, 플러그가 비아홀 바닥으로부터 상부로 성장함에 따라 접촉구의 높이 가 다를 경우 낮은 단차를 갖는 접촉구 내에 형성된 플러그는 계속 성장하여 홀 주변으로 넘치는 형상을 갖게 된다. 이 경우, 전술한 B-W 증착시와 같이 CMP 공정을 실시하여 접촉구 위로 돌출된 텅스텐을 제거 후 습식 세정을 실시해야 한다. 한편, 실리콘 기판상에 직접 형성되는 접촉구의 경우, 접촉구 바닥에 노출된 실리콘 상에 텅스텐 플러그가 성장되면서 텅스텐이 실리콘 쪽으로 확산되어 웜홀(Wormhole)을 형성하여, 누설전류를 발생시켜 소자 불량을 유발하므로 2층 배선 이상에 형성되는 접촉구 매몰을 위해 일부에서만 적용되어 왔다. 또한, 접촉구 측벽 재료와의 선택적 증착 특성으로 인해 선택적으로 증착된 금속 플러그와 접촉구 측벽 사이에 갭(Gap)이 존재하여 상부 금속배선의 신뢰성 저하를 유발하게 되는 문제점이 있었다[Advanced Metallization for ULSI Applications 1992, pp. 333-339/83-89, Ajay Jain et al. 참조].However, as the plug grows from the bottom of the via hole to the top, when the height of the contact hole is different, the plug formed in the contact hole having a low level continues to grow and have a shape overflowing around the hole. In this case, as in the above-described B-W deposition, the CMP process should be carried out to remove the tungsten protruding from the contact hole and then perform wet cleaning. On the other hand, in the case of the contact hole formed directly on the silicon substrate, as the tungsten plug grows on the silicon exposed on the bottom of the contact hole, tungsten diffuses toward the silicon to form a wormhole, causing leakage current to cause device defects. Therefore, only a part has been applied for buried contact holes formed in two-layer wiring or more. In addition, due to the selective deposition property with the contact sidewall material, a gap (Gap) exists between the selectively deposited metal plug and the contact sidewall to cause a reduction in reliability of the upper metal wiring. [Advanced Metallization for ULSI Applications 1992, pp. 333-339 / 83-89, Ajay Jain et al. Reference].

한편, 앞서 언급한 대한민국 특허공개공보 제1999-0017335호는 접촉구가 형성된 실리콘 기판상에 Ti/TiN막과 같은 밀착층을 일정 두께 이상 증착한 후, 단차 피복성이 불량한 증착 방법인 스퍼터링 방식으로 층간절연막 표면과 접촉구의 상부에만 대기 노출시 자연 산화막을 쉽게 형성하는 알루미늄(Aluminum)과 같은 물질을 기판 상에 연속막이 형성되는 최소 두께로 증착하고, 자연 산화막이 형성되지 않은 접촉구 내의 밀착층 상에 화학 기상 증착법으로 금속 플러그를 형성하는 기술에 제안하고 있다.On the other hand, the aforementioned Korean Patent Publication No. 1999-0017335 is a sputtering method, which is a deposition method having a poor step coverage after depositing an adhesion layer such as a Ti / TiN film over a predetermined thickness on a silicon substrate on which a contact hole is formed. A material such as aluminum, which easily forms a natural oxide film upon exposure to the air only on the surface of the interlayer insulating film and the contact hole, is deposited to a minimum thickness such that a continuous film is formed on the substrate, and the contact layer in the contact hole in which the natural oxide film is not formed is deposited. A technique for forming a metal plug by chemical vapor deposition has been proposed.

이 기술의 경우, 접촉구의 단차가 증가하고 직경이 급격히 감소함에 따라 장벽층 형성에 현재 사용 가능한 증착 방법인 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering), 콜리메이션(Collimation)과 같은 스퍼터링 방식을 적용하는데, 이와 같은 증착 방식은 증착되는 물질의 직진성이 증가됨에 따라 접촉구 바닥에서는 통상의 스퍼터링 방식보다 두께가 증가하나 측벽에서의 단차 피복성이 크게 감소하여 금속 플러그를 형성하는데 필요한 핵생성이 측벽에서는 일어나지 않는 문제점이 있다. 이러한 상태에서 텅스텐을 성장시키면, 접촉구 바닥 부분에서 텅스텐이 형성되어 접촉구 입구 방향으로 성장함에 따라 전술한 S-W 증착 방식과 같이 텅스텐이 접촉구 주변으로 넘쳐서 성장하거나, 금속 플러그를 형성하는 시간이 길어지는 문제점이 있다. 또한, 단차가 낮은 접촉구 바닥에는 성장 방지막이 증착되어 플러그 성장이 일어나지 않게 된다.In this technique, sputtering methods such as ionized metal plasma (IMP), long through sputtering (LTS), and collimation, which are currently available deposition methods for barrier layer formation, as the step height of the contact increases and the diameter decreases rapidly. This deposition method increases the thickness of the deposited material as compared with the conventional sputtering method at the bottom of the contact, but the step coverage on the side wall is greatly reduced, so that the nucleation required to form the metal plug is reduced. There is a problem that does not occur in the side wall. When tungsten is grown in this state, as tungsten is formed at the bottom of the contact hole and grows in the direction of the contact hole inlet, tungsten overflows and grows around the contact hole as in the above-described SW deposition method, or it takes a long time to form a metal plug. There is a problem losing. In addition, a growth prevention film is deposited on the bottom of the contact hole having a low level so that plug growth does not occur.

한편, 전술한 문제점을 개선하기 위하여 단차 피복성이 우수한 화학기상증착 방식을 사용하여 장벽층을 증착하는 경우, 무기화합물(예, TiCl4)을 사용하면 고온 증착(>600℃)에 따른 얕은 접합(Shallow Junction) 상에 형성된 접촉구 바닥에서 접촉 저항을 낮추기 위한 Ti층과 실리콘 기판과의 과도 반응으로 인하여 누설전류 증가에 의한 불량이 발생될 수 있다. 또한, 장벽층 내에 증착 소오스 가스에 포함된 염소(Cl)와 같은 부식성 원소가 잔류할 경우 플러그 및 배선의 부식에 의한 단선을 일으켜 초기 불량을 유발한다. 이와 달리 금속 유기물을 사용한 유기금속화학기상증착법(MOCVD)을 적용할 경우, 저온 증착이 가능하나 막내에 잔류하는 탄소(C) 불순물에 의한 비저항 증가와 함께 고단차 접촉구 측벽 및 바닥에서의 단차 피복성 문제를 내포한다. 특히, 구리를 금속 배선 재료로 적용할 경우, 접촉구 내에 존재 하는 구리 플러그의 확산을 방지하기 위하여 CVD-알루미늄 플러그 사용시 보다 장벽층 두께를 크게 증가시켜야 하며, 구리에 대한 장벽 특성이 우수하나 비저항이 TiN막 보다 높은 TaN막으로 장벽층 재료를 대체해야 하므로, 구리 배선 사용에 따른 배선 저항 개선 효과가 크게 반감된다. 예를 들면, 구리를 이용한 싱글 대머신(Single Damascene)에 의한 배선형성 방법이 접촉구 매몰과 배선을 동시에 형성하는 듀얼 대머신(Dual Damascene) 공정보다 배선폭이 0.2㎛인 경우 11% 정도 낮은 배선 저항을 나타내는데, 듀얼 대머신 공정의 경우, 증가된 종횡비로 인하여 장벽층 두께를 싱글 대머신 공정에 비해 증가시켜야 구리의 확산을 방지할 수 있기 때문이다. 이는 구리의 높은 확산성 때문에 200℃ 정도의 낮은 온도에서도 실리콘 기판상에 형성된 접촉구 바닥의 장벽층 두께가 낮을 경우, 기판 내부로 구리가 확산하여 Cu-Si 화합물 형태의 깊은 레벨 트랩(Deep Level Trap)을 형성하여 소자 특성을 열화시키기 때문이다.On the other hand, when the barrier layer is deposited by using a chemical vapor deposition method having excellent step coverage in order to improve the above-mentioned problems, when using an inorganic compound (eg TiCl 4 ), a shallow junction due to high temperature deposition (> 600 ℃) At the bottom of the contact hole formed on the shallow junction, a failure due to an increase in leakage current may occur due to a transient reaction between the Ti layer and the silicon substrate to lower the contact resistance. In addition, the presence of corrosive elements such as chlorine (Cl) contained in the deposition source gas in the barrier layer may cause disconnection due to corrosion of plugs and wires, causing initial failure. In contrast, when MOCVD using metal organic materials is applied, it is possible to deposit at low temperature, but to increase the resistivity caused by carbon (C) impurities remaining in the film, and to cover the step heights on the sidewalls and the bottom of the high stepped contact. Contain sex issues. In particular, when copper is used as a metal wiring material, in order to prevent diffusion of the copper plug in the contact hole, the thickness of the barrier layer must be greatly increased than when CVD-aluminum plug is used. Since the barrier layer material must be replaced with a TaN film higher than the TiN film, the effect of improving wiring resistance due to the use of copper wiring is greatly halved. For example, the wiring formation method using a single damascene using copper is about 11% lower when the wiring width is 0.2 μm than the dual damascene process in which contact buried and wiring are simultaneously formed. The resistance is shown in the dual damascene process because of the increased aspect ratio the barrier layer thickness must be increased compared to the single damascene process to prevent copper diffusion. Due to the high diffusivity of copper, even if the barrier layer thickness at the bottom of the contact hole formed on the silicon substrate is low even at a temperature as low as 200 ° C., copper diffuses into the substrate to form a deep level trap in the form of a Cu-Si compound. The reason for this is that (i) is formed to deteriorate device characteristics.

이러한 연유로 실리콘 기판상에 형성되는 접촉구 갭필은 지금까지 일반적으로 사용된 텅스텐막을 전면 증착하고 에치백하는 방식으로 텅스텐 플러그를 형성한 후 구리 배선을 형성하는 싱글 대머신 공정을 적용하고 있다.For this reason, the contact gap fill formed on the silicon substrate has been applied to a single damascene process of forming a tungsten plug after forming a tungsten plug by depositing and etching back a tungsten film, which is generally used.

또한, 최근 많이 평가 중인 화학기상증착법에 의한 알루미늄 플러그의 경우, 물리기상증착 방식으로 증착되거나 유기금속 화합물을 사용하여 증착한 장벽층에서 핵생성이 균일하게 일어나지 않아 표면 거칠기가 불량한 문제점이 있으며, 이를 개선하기 위해 화학 및 물리 증착을 대기 노출 없이 연속 진행하더라도 고단차 접촉구 측벽 상에서의 피복성이 불량하여 플러그 형성이 불가능하다.In addition, in the case of the aluminum plug by the chemical vapor deposition method, which has been recently evaluated a lot, there is a problem that the surface roughness is poor because nucleation does not occur uniformly in the barrier layer deposited by physical vapor deposition or using an organometallic compound. Even if the chemical and physical deposition proceeds continuously without atmospheric exposure to improve, the coating on the high stepped contact sidewall is poor and plug formation is impossible.

한편, 화학기상증착 공정의 문제인 증착 온도를 낮추기 위해 플라즈마와 원자층 증착 방식을 함께 사용하는 기술이 개발되었다. 이 방식에 따르면 Ti막이 200℃ 이하에서 증착되는데, 막 내에 1%(XPS, RBS 분석 결과) 수준의 염소가 존재하며, 대기 노출에 의해 30% 정도의 산소를 포함한다[H. Kim & S.M. Rossnagel, J. Vac. Sci. Tech. A20(3), May/June 2002. 참조]. 여기서, 잔류하는 1%의 염소도 수분 흡수시 금속배선의 단선을 초래하기 충분하며, 막의 밀도가 낮아 박막 내에 기공이 다량 분포하므로 대기 노출시 산화되어 30% 정도의 산소를 포함하는 것이다. 이로부터 TiN막과 같은 금속 질화막의 경우를 보면 증착 온도는 낮출 수 있으나, 막질이 나빠지므로 여러 가지의 후속 처리를 필요로 하는 문제점이 수반된다.On the other hand, in order to lower the deposition temperature, which is a problem of chemical vapor deposition process, a technique using a plasma and an atomic layer deposition method has been developed. According to this method, the Ti film is deposited at 200 ° C. or lower, and 1% (XPS, RBS analysis) level of chlorine is present in the film and contains about 30% oxygen by atmospheric exposure [H. Kim & S.M. Rossnagel, J. Vac. Sci. Tech. A20 (3), May / June 2002.]. Here, the remaining 1% of chlorine is sufficient to cause breakage of the metal wiring when moisture is absorbed, and because the density of the film is low, a large amount of pores are distributed in the thin film, so that it is oxidized upon exposure to air and contains about 30% of oxygen. From this, in the case of a metal nitride film such as a TiN film, the deposition temperature can be lowered, but the film quality becomes worse, and therefore, a problem requiring various subsequent treatments is involved.

이상의 종래기술을 정리해 보면, 현재 접촉구 내에 금속 플러그(W, Al, Cu)를 형성하는데 있어서 필수 요소인 장벽층을 형성하는 기술로 사용되는 물리기상증착 방식은, 급격히 증가되고 있는 높은 형상비의 고단차 미세 접촉구 내에서의 단차피복성 불량으로 인해 금속 플러그의 접촉구내 완전한 갭필이 불가능하다. 또한, 다층 배선을 채용하는 고집적 반도체 소자에서 접촉구 갭필과 배선 형성을 위해 접촉구 매몰 및 배선 형성 기술로 채택되어 사용 중인 전면 텅스텐 증착/식각 방식은, 증착 후 플러그 형성 및 배선용 금속막을 증착하기까지 여러 단계를 거쳐 진행되어 생산성이 매우 낮으며, 다수의 증착/식각/세정 설비를 동시에 요구하는 기술이므로 대량 생산 공정의 주요 인자인 제조 단가를 현저히 증가시키는 요인이 된다. 이를 개선하기 위해서 플라즈마를 이용한 Ti/TiN 형성 공정이 제품 적용/평가 중이나 사용하는 반응 기체가 염화 타이타늄을 주로 사용하므로 금속 배선의 신뢰 성에 치명적인 부식 작용을 일으키는 막내의 잔류 염소를 낮추게 위해 600℃ 이상의 증착 온도에서 증착된다. 한편, 높은 온도에서 플라즈마를 사용하는 증착 기술은 하부에 형성되어 있는 금속 배선의 변형을 초래할 수 있어 2층 이상의 접속구의 갭필을 위한 금속 플러그 공정으로 사용하기에 부적합하다.In summary, the conventional physical vapor deposition method used as a technique for forming a barrier layer, which is an essential element in forming metal plugs (W, Al, Cu) in contact holes, is rapidly increasing in high aspect ratio. Due to the step coverage failure in the micro fine contact, a complete gap fill in the contact of the metal plug is not possible. In addition, the front tungsten deposition / etching method used in contact integration and wiring formation technology for contact gap fill and wiring formation in a highly integrated semiconductor device employing multi-layered wiring is used after the deposition until the deposition of a metal film for plug formation and wiring. Productivity is very low because it proceeds through several steps, and it requires a lot of deposition / etching / cleaning equipment at the same time, which is a factor that significantly increases the manufacturing cost, which is a major factor of the mass production process. In order to improve this, the Ti / TiN formation process using plasma is under application / evaluation of the product, but since the reaction gas used mainly uses titanium chloride, deposition of 600 ° C. or more to lower residual chlorine in the film causing a corrosive effect which is fatal to the reliability of metal wiring. Deposited at temperature. On the other hand, a deposition technique using plasma at a high temperature may cause deformation of the metal wiring formed underneath, which is not suitable for use as a metal plug process for gap fill of two or more layers of connectors.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 고단차 미세 접촉 구조의 신뢰성과 안정성을 확보할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method for forming a metal wiring of a semiconductor device capable of securing the reliability and stability of a high stepped micro contact structure.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상의 층간절연막을 식각하여 접촉구를 형성하는 단계; 상기 접촉구가 형성된 전체구조 표면을 따라 시드층을 형성하는 단계; 시드층 환원 반응을 이용하여 밀착층용 금속막을 형성하는 단계; 상기 밀착층용 금속막을 질화시켜 금속질화막으로 변화시키는 단계; 상기 접촉구 주변의 상기 금속질화막 표면을 산화시키는 단계; 및 상기 접촉구 내에 선택적으로 플러그용 금속막을 성장시켜 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a contact hole by etching the interlayer insulating film on the substrate; Forming a seed layer along the entire structure surface on which the contact hole is formed; Forming a metal layer for an adhesion layer using a seed layer reduction reaction; Nitriding the adhesion layer metal film to a metal nitride film; Oxidizing the metal nitride film surface around the contact hole; And forming a contact plug by selectively growing a plug metal film in the contact hole.

본 발명에서는 종래의 TiN 장벽층을 배제하고, 대신 시드층(예컨대, SiHx)을 화학기상증착 방식으로 증착하고 이 시드층의 환원반응을 통해 밀착층(장벽층)용 금속막(예컨대, 텅스텐막)을 형성한 다음, 밀착층용 금속막을 질화시켜 장벽 특성을 갖춘 금속질화막(예컨대, 텅스텐질화막)으로 변화시킨다. 이후, 콘택홀 주변의 금속질화막을 선택적으로 산화시킴으로써 후속 선택적인 금속 플러그 성장이 콘택홀 내부에서만 유도되도록 한다. 이 경우, 종래의 TiN 장벽층을 대체하는 금속질화막의 기반층인 시드층 증착시 화학기상증착법을 적용하기 때문에 접촉구 측벽에서의 단차피복성을 확보할 수 있어 장벽층의 단차피복성 불량에 따르는 금속 플러그의 열화를 방지할 수 있음은 물론, 장벽층 형성 과정에서 사용되는 소오스에 포함된 염소나 탄소에 의한 오염을 방지할 수 있다. 또한, 상기와 같은 장벽층 형성이 비교적 저온(400∼500℃)에서 이루어지기 때문에 하부 금속막에 대한 열적 부담을 줄일 수 있으므로, 2층 이상의 금속배선 형성 공정에도 적용이 가능하다.In the present invention, a conventional TiN barrier layer is excluded, and instead, a seed layer (eg, SiHx) is deposited by chemical vapor deposition, and the metal layer (eg, tungsten film) for an adhesion layer (barrier layer) is formed through a reduction reaction of the seed layer. ), And then the metal film for adhesion layer is nitrided into a metal nitride film having a barrier property (for example, tungsten nitride film). Thereafter, by selectively oxidizing the metal nitride film around the contact hole, subsequent selective metal plug growth is induced only inside the contact hole. In this case, the chemical vapor deposition method is applied during the deposition of the seed layer, which is the base layer of the metal nitride film, which replaces the conventional TiN barrier layer, so that the step coverage on the sidewall of the contact can be secured, resulting in poor step coverage of the barrier layer. In addition to preventing deterioration of the metal plug, it is possible to prevent contamination by chlorine or carbon contained in the source used in the barrier layer forming process. In addition, since the barrier layer is formed at a relatively low temperature (400 to 500 ° C.), thermal burden on the lower metal layer can be reduced, and thus, the present invention can be applied to a metal wiring forming process of two or more layers.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 금속배선 형성 공정을 나타낸 단면도이다.1A to 1C are cross-sectional views illustrating a metal wiring forming process according to an embodiment of the present invention.

본 실시예에 따른 금속배선 형성 공정은, 우선 도 1a에 도시된 바와 같이 소정의 하부층 공정을 통해 하부 전도 구조 및 층간절연막(12)이 형성된 실리콘 기판(10)에 대하여 금속배선 마스크를 사용한 사진 및 식각 공정을 실시하여 실리콘 기판(10) 상의 접합층(도시되지 않음) 및 게이트 전극(11)을 노출시키는 금속 콘택홀 을 형성한다.The metallization forming process according to the present embodiment first includes a photo using a metallization mask for the silicon substrate 10 on which the lower conductive structure and the interlayer insulating film 12 are formed through a predetermined lower layer process as shown in FIG. An etching process is performed to form a metal contact hole exposing a bonding layer (not shown) and the gate electrode 11 on the silicon substrate 10.

이어서, 습식 세정(예컨대, H2SO4(5분) 및 200:1 HF(90초))을 통해 금속 콘택홀 하부의 자연산화막 및 불순물을 제거한다. 한편, 직진성이 우수한 고밀도 플라즈마를 이용한 건식 세정을 추가적으로 실시하여 금속 콘택홀 바닥에 잔류하는 자연산화막이나 콘택홀 건식 식각시 바닥에 퇴적되어 잔류할 수 있는 고분자층(예컨대, CFHx)을 제거할 수 있다.Subsequently, the wet oxide (eg, H 2 SO 4 (5 minutes) and 200: 1 HF (90 seconds)) removes the native oxide film and impurities under the metal contact hole. On the other hand, dry cleaning using a high-density plasma having excellent straightness can be additionally performed to remove the natural oxide film remaining on the bottom of the metal contact hole or the polymer layer (eg, CFHx) that may remain on the floor during dry etching of the contact hole. .

다음으로, 연속으로 Ti막(13)과 같은 오믹(Ohmic)금속층을 증착한다. 이때, IMP(ionized Metal Plasma) 또는 LTS(Long Through Sputtering) 또는 콜리메이션(Collimation) 방식과 같이 고단차 접촉구내의 측벽에서의 단차 피복성이 불량한 물리기상증착법을 사용하는 것이 바람직하며, Ti막(13)의 증착 두께는 단차물의 최고 높이와 콘택홀의 직경을 고려하며 누설전류 및 접촉저항과 같은 전기적 특성을 평가하여 증착 방법에 따라 최적화하는 것이 바람직하다.Next, an ohmic metal layer such as the Ti film 13 is successively deposited. At this time, it is preferable to use a physical vapor deposition method having poor step coverage on the sidewall of the high step contact, such as IMP (ionized metal plasma) or Long Through Sputtering (LTS) or collimation (Collimation) method, Ti film ( The deposition thickness of 13) is preferably optimized according to the deposition method by considering the highest height of the stepped material and the diameter of the contact hole and evaluating electrical characteristics such as leakage current and contact resistance.

계속하여, 전체 구조 표면을 따라 SiHx(x≤4)층(14)을 증착한다. SiHx층(14)은 후속 텅스텐 증착을 위한 시드층으로서, 실리콘 기판(10)을 진공 중에서 가열(400∼500℃)한 상태에서, Ar/SiH4 가스를 10 Torr 이하의 저압 분위기로 일정 시간 유지하여 표면 반응 구간에서 단차물의 표면을 따라 단차 피복성이 우수하게 증착되도록 한다. 한편, SiHx층(14)의 두께는 노출 시간 및 온도에 따라 증가하므로 후속 텅스텐 밀착층의 두께를 기준으로 결정한다(통상적으로 하부에 존재하는 실리콘 소스는 실리콘 환원 반응에 의해 증착되는 텅스텐 두께의 1.2∼1.3배 정도 소모됨 ).Subsequently, a SiHx (x ≦ 4) layer 14 is deposited along the entire structural surface. The SiHx layer 14 is a seed layer for subsequent tungsten deposition, and the Ar / SiH 4 gas is maintained in a low pressure atmosphere of 10 Torr or less while the silicon substrate 10 is heated in a vacuum (400 to 500 ° C.). Thus, the step coverage is excellently deposited along the surface of the step in the surface reaction section. On the other hand, since the thickness of the SiHx layer 14 increases with exposure time and temperature, the thickness of the SiHx layer 14 is determined based on the thickness of the subsequent tungsten adhesion layer (typically, the silicon source present at the bottom is 1.2 of the tungsten thickness deposited by the silicon reduction reaction. Consumes ~ 1.3 times).

다음으로, 도 1b에 도시된 바와 같이 실리콘 환원 반응(반응식 1 참조)을 이용한 텅스텐 증착을 실시하여 SiHx층(14) 상에 밀착층용 텅스텐막(15)을 형성한다. 이때, 온도는 400℃ 이하, 압력은 1Torr 이하가 바람직하며, 필요에 따라 Ar과 H2 가스를 적절히 혼합하여 일정시간 동안 기판 상에 노출시켜 증착된 밀착층용 텅스텐막(15) 내부 및 표면상에 흡착되어 있는 미반응 WF6와 SiF4 및 SiHF3 형태의 반응부산물을 제거할 수 있다.Next, as shown in FIG. 1B, tungsten deposition is performed using a silicon reduction reaction (see Scheme 1) to form a tungsten film 15 for an adhesion layer on the SiHx layer 14. At this time, the temperature is 400 ° C or less, the pressure is preferably 1 Torr or less, if necessary, Ar and H 2 gas is properly mixed and exposed on the substrate for a predetermined time on the inside and the surface of the deposited contact tungsten film 15 Unreacted WF 6 and the reaction byproducts of the SiF 4 and SiHF 3 forms can be removed.

이어서, 500℃ 이하로 기판을 가열하며 암모니아 원격 플라즈마를 사용하여 플라즈마 처리를 실시하여 밀착층용 텅스텐막(15)을 질화시킨다. 밀착층용 텅스텐막(15)이 질화되면 텅스텐질화막(WNx)이 되며, 텅스텐질화막은 후속 텅스텐막에 대한 밀착층으로 사용된다.Subsequently, the substrate is heated to 500 ° C. or lower and plasma treatment is performed using ammonia remote plasma to nitrate the tungsten film 15 for adhesion layer. When the tungsten film 15 for the adhesion layer is nitrided, it becomes a tungsten nitride film (WNx), and the tungsten nitride film is used as the adhesion layer to the subsequent tungsten film.

한편, 금속배선 재료가 구리인 경우, 장벽 특성을 강화하기 위해 텅스텐 밀착층(15)의 두께 증가가 요구되므로 실리콘 환원에 의해 증착된 텅스텐의 경우 실리콘 상에서 셀프 리미팅(Self-Limiting)하는 특성이 있으므로, 이를 이용하여 증착 및 질화 처리를 반복하는 것이 바람직하다. 만일 290℃ 이상에서 증착하면 급격하게 증착 속도가 증가 - 0.5Torr, WF6=15sccm, Ar=2s1m 조건에서 1.1nm/min.(240℃), 165nm/min.(290℃), 195nm/min.(350℃) - 하여 그로 인해 텅스텐의 밀도가 감소되며, 콘택홀 직경에 따라 연속인 밀착층의 두께로 충분한 2nm~30nm 범위에서 정확한 박막 두께 조절이 어려워 진다. 그리고, 450℃ 이상에서는 반응식 2와 같이 텅스텐 실리사이드(WSix(x≤2))가 형성되어 비저항이 급격히 증가된다(텅스텐의 비저항 : 5~10μΩcm(500℃, Si 기판위)). 또한, 반응 압력이 증가하면 셀프-리미팅 되는 텅스텐의 두께가 증가(증착 압력에 따른 셀프-리미팅 두께 변화 => 18nm/32nm/60nm(Ptot => 0.5mT/1.0mT/2.0mT), 345℃, WF6=20sccm, Ar=2s1m)하므로, 증착 온도와 압력을 산화막이 증착된 패턴 없는 실리콘 기판 상에 SiH4를 노출 온도 400~500℃ 범위 및 원격 플라즈마(Remote Plasma) 사용 유무와 함께 시간을 10~600초 범위에서 달리하여 노출한 후, 증착 온도(200~300℃)와 압력(lmTorr~1Torr)에 따른 텅스텐 밀착층(15)의 증착 속도 변화를 평가하여 최적 공정 조건을 산출하는 것이 바람직하다. 원격 플라즈마를 사용할 경우 비정질 SiHx층(14)을 형성할 때 400℃ 이하의 실리콘 기판 온도에서도 증착이 가능하다.On the other hand, when the metal wiring material is copper, since the thickness of the tungsten adhesion layer 15 is required to strengthen the barrier property, tungsten deposited by silicon reduction has a property of self-limiting on silicon. It is preferable to repeat the deposition and nitriding treatment using the same. If deposition above 290 ℃, the deposition rate rapidly increased-0.5 Torr, WF 6 = 15 sccm, Ar = 2s1m conditions 1.1nm / min. (240 ℃), 165nm / min. (290 ℃), 195nm / min. (350 ° C.)-As a result, the density of tungsten is reduced, and it is difficult to precisely control the thickness of the film in the range of 2 nm to 30 nm, which is sufficient as the thickness of the continuous contact layer depending on the contact hole diameter. At 450 ° C. or higher, tungsten silicide (WSix (x ≦ 2)) is formed as in Scheme 2, and the specific resistance is rapidly increased (tungsten resistivity: 5 to 10 μΩcm (500 ° C. on the Si substrate)). In addition, as the reaction pressure increases, the thickness of the tungsten self-limiting increases (self-limiting thickness change with deposition pressure => 18 nm / 32 nm / 60 nm (Ptot => 0.5 mT / 1.0 mT / 2.0 mT), 345 ° C., WF 6 = 20sccm, Ar = 2s1m), so that the deposition temperature and pressure can be increased by 10 hours with SiH 4 exposed to an oxide-deposited patternless silicon substrate with a temperature range of 400-500 ° C and the use of a remote plasma. After exposure in a different range of ~ 600 seconds, it is preferable to calculate the optimum process conditions by evaluating the deposition rate change of the tungsten adhesion layer 15 according to the deposition temperature (200 ~ 300 ℃) and pressure (lmTorr ~ 1 Torr). . In the case of using a remote plasma, when the amorphous SiHx layer 14 is formed, deposition can be performed even at a silicon substrate temperature of 400 ° C or lower.

이후, 기판에 바이어스 인가 없이 산소 플라즈마를 처리하면 평균 자유 사행 거리가 짧아 기판 표면과 콘택홀 입구 부분에서만 텅스텐 질화막(텅스텐 밀착층의 질소 플라즈마 처리에 의해 형성됨)을 산화막으로 환원시켜 핵형성 방지막이 형성된다. 그 후, 선택적 증착 특성을 갖는 금속막을 증착(증착 온도 250~400℃)하여 콘택 플러그(16)를 형성한다. 여기서, 콘택 플러그(16)를 알루미늄으로 형성하는 경우에는 DMAH(DiMethy1 Aluminum Hydride), MPA(Metyhl Pyrrolidine Alane) 등의 금속유기화합물을 소오스로 사용하고, 구리로 형성하는 경우에는 Cupraselect_Cu(hfac)TMVS)와 같은 금속유기화합물 소오스를 사용하는 것이 바람직하다.Subsequently, when the oxygen plasma is treated without applying a bias to the substrate, the average free meandering distance is short, thereby reducing the tungsten nitride film (formed by nitrogen plasma treatment of the tungsten adhesion layer) to the oxide film only at the substrate surface and the contact hole inlet, thereby forming a nucleation prevention film. do. Thereafter, a metal film having selective deposition characteristics is deposited (deposition temperature 250 to 400 ° C.) to form the contact plug 16. In this case, when the contact plug 16 is formed of aluminum, metal organic compounds such as DMAH (DiMethy1 Aluminum Hydride) and MPA (Metyhl Pyrrolidine Alane) are used as a source, and when copper is formed, Cupraselect_Cu (hfac) TMVS). Preference is given to using metal organic compound sources such as these.

2WF6(g) + 3Si(s) → 2W(s) + 3SiF4(g)2WF 6 (g) + 3Si (s) → 2W (s) + 3SiF 4 (g)

2WF6(g) + 7Si(s) → 2WSi2(s) + 3SiF4(g)2WF 6 (g) + 7Si (s) → 2WSi 2 (s) + 3SiF4 (g)

다음으로, 도 1c에 도시된 바와 같이 전체구조 상부에 알루미늄막(또는 알루미늄 합금막)을 증착하고, 금속배선 마스크를 사용한 사진 및 식각 공정을 실시하여 금속배선(17)을 형성한다. 이때, 알루미늄막 증착시 리플로우 방식 또는 저온/고온 2단계 물리기상증착법을 이용하는 경우, 대기 노출이 수반되므로 알루미늄막 증착 전에 Ar 플라즈마를 이용한 건식 세정을 수행하여 자연산화막을 제거하는 과정을 추가하는 것이 바람직하며, 알루미늄막 상에 반사방지막(예컨대, TiN, Ti/TiN)을 물리기상증착법으로 형성한 후 사진 및 식각 공정을 실시하는 것이 바람직하다.Next, as shown in FIG. 1C, an aluminum film (or an aluminum alloy film) is deposited on the entire structure, and a metal wiring 17 is formed by performing a photo and etching process using a metal wiring mask. At this time, when using the reflow method or the low temperature / high temperature two-phase physical vapor deposition method when depositing the aluminum film, it is necessary to perform a dry cleaning using an Ar plasma to remove the natural oxide film before the aluminum film deposition, because it involves air exposure. Preferably, an antireflection film (for example, TiN, Ti / TiN) is formed on the aluminum film by physical vapor deposition, and then photographic and etching processes are preferably performed.

도 2a는 종래기술에 따라 TiN 장벽층이 물리기상증착 방식(IMP)으로 증착된 상태의 콘택홀 단면을 도시한 전자현미경(SEM) 사진이며, 도 2b는 종래기술에 따라 물리기상증착 방식(IMP)으로 증착된 TiN 장벽층 상에 화학기상증착 방식으로 증착된 텅스텐막의 단면을 도시한 전자현미경(SEM) 사진이다.2A is an SEM image showing a contact hole cross section in which the TiN barrier layer is deposited by physical vapor deposition (IMP) according to the prior art, and FIG. 2B is a physical vapor deposition method (IMP) according to the prior art. SEM image showing a cross section of a tungsten film deposited by chemical vapor deposition on a TiN barrier layer deposited on the TiN barrier layer.

도 2a에 잘 나타난 바와 같이 종래기술에 따라 TiN 장벽층을 물리기상증착 방식으로 증착하는 경우, 콘택홀의 형상비가 급격히 증가함에 따라 TiN 장벽층의 콘택홀 측벽에서의 단차피복성이 콘택홀 하부로 갈수록 급격히 감소하게 된다.As shown in FIG. 2A, when the TiN barrier layer is deposited by physical vapor deposition according to the related art, the step coverage of the contact hole sidewall of the TiN barrier layer increases toward the bottom of the contact hole as the shape ratio of the contact hole increases rapidly. It will decrease sharply.

한편, 이 상태에서 텅스텐막을 화학기상증착 방식으로 증착하게 되면, TiN 장벽층이 일정 두께 이상 존재하는 콘택홀 입구에서 텅스텐막의 빠른 성장이 진행되어 입구가 좁아지고 이는 반응 기체가 접촉구 내로 이동하는 양이 저감시켜 도 2b에 도시된 바와 같이 콘택홀 입구에서만 콘택 플러그가 형성되는 결과를 초래하게 되는 것이다.On the other hand, when the tungsten film is deposited by chemical vapor deposition in this state, the growth of the tungsten film proceeds rapidly at the contact hole inlet where the TiN barrier layer is present at a predetermined thickness or more, and the inlet is narrowed. This reduction results in a contact plug being formed only at the contact hole inlet as shown in FIG. 2B.

그러므로 400℃ 이하에서 단차 피복성이 우수하게 장벽층을 형성하면 화학증착에 의해 알루미늄을 접촉구 내와 표면에서 균일하게 성장시킬 수 있어 도 3과 같이 완전 평탄화된 표면을 얻을 수 있으므로 1층 배선 이상인 위치에서도 사용할 수 있다. 또한, 텅스텐 질화막(W2N)의 Cu 확산에 대한 장벽 특성이 우수하여 8nm 증착시 600℃/30분 그리고 25nm의 경우 790℃/30분까지 확산 방지를 할 수 있다.Therefore, when the barrier layer is formed with excellent step coverage at 400 ° C. or lower, aluminum can be uniformly grown in the contact hole and the surface by chemical vapor deposition to obtain a completely flattened surface as shown in FIG. Can also be used at location. In addition, the barrier property against Cu diffusion of the tungsten nitride film (W 2 N) is excellent to prevent diffusion to 600 ℃ / 30 minutes at 8 nm deposition and 790 ℃ / 30 minutes at 25 nm.

한편, 단차 피복성이 우수한 장벽층을 이용하여 싱글 또는 2중 상감 구조에서 배선을 형성하는데 본 발명을 적용할 수 있다.On the other hand, the present invention can be applied to form wiring in a single or double damascene structure using a barrier layer having excellent step coverage.

통상적인 방법으로 2중 상감 구조를 형성한 후 기판 표면과 접촉구 및 배선용 홈에 균일하게 앞서 언급한 방법으로 장벽층을 증착 후 산소 플라즈마 처리로 배선 상부와 입구 부분의 장벽층을 산화막으로 환원시킨다. 이후 화학 증착 방법에 의해 비저항이 낮은 금속층(예컨대, CU, Al)을 하부층과 선택적인 증착 특성을 갖 는 화합물을 이용하여 증착하면, 미립자 발생 문제없이 접촉구 및 배선 부분을 균일하게 동시에 매몰되며, 증착 시간을 좀더 연장하면 수직 방향으로 성장이 계속되어 배선부도 완전히 매몰된다. 이때, 필요에 따라 신뢰성을 위한 구리 화합물로 구리를 증착한 후 열처리 하여 알루미늄 내로 확산시킨다. 그리고 CMP 및 세정을 실시하여 표면의 텅스텐 산화막과 하부 잔류 질화막 및 오믹층을 제거하는데, 후속 공정 진행 동안 받는 열처리에 의한 돌출부 방지 및 반사방지용 막의 증착을 위해 금속 배선 상부가 옆의 절연막 높이 보다 낮게 되도록 한다. 이 후 열처리(예컨대, Ar(또는 N₂) 분위기, ≤ 500℃)를 통해 증착된 금속의 재결정화를 실시한 후 노출된 배선의 상부에서만 선택적으로 금속 증착(예컨대, 텅스텐) 후 질화 처리를 실시하여 배선이 질화막에 의해 밀봉된 형태의 배선 신뢰성이 우수한 금속 배선을 형성한다. 이때, Cu와 같은 저온에서도 확산성이 물질을 배선 및 플러그로 사용하는 경우에는, 증착 예정 장벽층 총 두께를 수 회로 나누어 반복하면 장벽층 내부에 불연속 계면이 생겨 Cu에 대한 장벽층 특성을 크게 향상시킬 수 있다.After forming the double damascene structure in a conventional manner, the barrier layer is deposited uniformly on the surface of the substrate, the contact hole and the wiring groove, and then the barrier layer of the upper portion of the wiring and the inlet portion is reduced to the oxide film by oxygen plasma treatment. . Subsequently, by depositing a low resistivity metal layer (eg, CU, Al) using a compound having a selective deposition characteristic with a lower layer by a chemical vapor deposition method, the contact hole and the wiring part are evenly buried at the same time without a problem of generating fine particles, If the deposition time is further extended, growth continues in the vertical direction, and the wiring portion is completely buried. At this time, if necessary, copper is deposited with a copper compound for reliability and then heat-treated to diffuse into aluminum. CMP and cleaning are performed to remove the tungsten oxide film, the lower residual nitride film and the ohmic layer on the surface, so that the upper part of the metal wiring is lower than the height of the insulating film for the prevention of protrusions and the deposition of the anti-reflection film during the subsequent process. do. Thereafter, after recrystallization of the deposited metal through a heat treatment (eg, an Ar (or N2) atmosphere, ≤ 500 ° C), the nitride is selectively subjected to nitriding after metal deposition (eg, tungsten) only on the exposed wiring. Metal wiring with excellent wiring reliability in the form sealed by this nitride film is formed. At this time, in the case of using a diffusible material as a wiring and a plug even at a low temperature such as Cu, if the total thickness of the barrier layer to be deposited is repeated several times, a discontinuous interface is formed inside the barrier layer, thereby greatly improving the barrier layer properties for Cu. You can.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 전술한 실시예에서는 밀착층용 금속막으로 텅스텐막을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 몰리브덴(Mo)과 같이 시드층 환원 반응 이 일어나는 다른 내열성(Refractory) 금속을 밀착층용 금속막으로 적용할 수 있다.For example, in the above-described embodiment, a case in which a tungsten film is applied as the metal layer for the adhesion layer has been described as an example. However, the present invention provides a metal layer for the adhesion layer to another refractory metal in which a seed layer reduction reaction occurs such as molybdenum (Mo). Can be applied as

본 발명은 다단계 반응기체 공급을 통해 표면 반응을 최대한 이용함과 동시에 금속막이 하부막의 종류와 상태에 따라 나타나는 선택적 증착 현상을 이용하여, 500℃ 이하의 온도에서 장벽층으로 사용될 수 있는 금속막을 단차물이 형성된 기판 전면에 균일하게 증착한다. 따라서, 본 발명을 실시하기 위한 설비 비용은 종래의 전면 텅스텐 증착/식각 기술보다 현저히 낮출 수 있는데, 종래의 물리 증착 및 화학 증착 설비들로 사용 가능하여 설비 투자비 감소가 가능하며, 플러그와 배선을 증착하는데 필요한 공정 단계수가 줄어들어 생산성과 수율의 증가도 예상할 수 있다. 가장 큰 장점으로는 높은 형상비를 갖는 고단차 미세 접속구를 포함하는 다층 배선 구조를 갖는 반도체 소자에서 금속 배선의 위치에 상관 없이 접속구 매몰과 배선 형성이 가능하므로, 소자의 계속적인 미세화 추세와 무관하게 지속적으로 제품 생산 기술로 적용되어 제조 원가 절감 및 수율 향상을 예상할 수 있다.The present invention utilizes a selective deposition phenomenon in which the metal film is used according to the type and state of the lower film while maximizing the surface reaction through the supply of a multi-stage reactor, and the stepped material of the metal film that can be used as the barrier layer at a temperature of 500 ° C. or less. It deposits uniformly on the formed substrate front surface. Therefore, the equipment cost for carrying out the present invention can be significantly lower than the conventional front tungsten deposition / etch technology, which can be used as conventional physical vapor deposition and chemical vapor deposition facilities to reduce the capital investment and deposit plugs and wires. As the number of process steps required to do so decreases, productivity and yield increases can be expected. The biggest advantage is that in the semiconductor device having a multi-layered wiring structure including a high stepped micro splice having a high aspect ratio, it is possible to bury the connection and form the wiring irrespective of the position of the metal wiring, so that it is continuous regardless of the trend of continuous miniaturization of the device. As a result, it can be expected to reduce manufacturing costs and improve yield.

Claims (11)

기판 상의 층간절연막을 식각하여 접촉구를 형성하는 단계;Etching the interlayer insulating film on the substrate to form contact holes; 상기 접촉구가 형성된 전체구조 표면을 따라 시드층을 형성하는 단계;Forming a seed layer along the entire structure surface on which the contact hole is formed; 시드층 환원 반응을 이용하여 밀착층용 금속막을 형성하는 단계;Forming a metal layer for an adhesion layer using a seed layer reduction reaction; 상기 밀착층용 금속막을 질화시켜 금속질화막으로 변화시키는 단계;Nitriding the adhesion layer metal film to a metal nitride film; 상기 접촉구 주변의 상기 금속질화막 표면을 산화시키는 단계; 및Oxidizing the metal nitride film surface around the contact hole; And 상기 접촉구 내에 선택적으로 플러그용 금속막을 성장시켜 콘택 플러그를 형성하는 단계Selectively growing a metal film for a plug in the contact hole to form a contact plug; 를 포함하는 반도체 소자의 금속배선 형성방법.Metal wiring forming method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 접촉구가 형성된 기판 상에 오믹금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And forming an ohmic metal layer on the substrate on which the contact hole is formed. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 시드층은 SiHx막(x≤4)인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the seed layer is a SiHx film (x≤4). 제3항에 있어서,The method of claim 3, 상기 금속질화막으로 변화시키는 단계에서,In the step of changing to the metal nitride film, 상기 밀착층용 금속막에 대한 질소 플라즈마 처리를 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The metal wiring forming method of the semiconductor device, characterized in that for performing the nitrogen plasma treatment for the metal layer for the adhesion layer. 제4항에 있어서,The method of claim 4, wherein 상기 질소 플라즈마 처리는 암모니아(NH3), 히드라진(N2H4), 질소(N2 ) 중 어느 하나를 플라즈마 소오스로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The nitrogen plasma treatment is a metal wiring forming method of a semiconductor device, characterized in that performed using any one of ammonia (NH 3 ), hydrazine (N 2 H 4 ), nitrogen (N 2 ) as a plasma source. 제5항에 있어서,The method of claim 5, 상기 질소 플라즈마 처리는 500℃ 이하로 기판을 가열하며 원격 플라즈마를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The nitrogen plasma treatment is a method for forming a metal wiring of a semiconductor device, characterized in that performed by using a remote plasma heating the substrate below 500 ℃. 제3항에 있어서,The method of claim 3, 상기 SiHx(x≤4)막은 SiH4 가스를 플라즈마 소오스로 하는 원격 플라즈마를 사용하거나, 400∼500℃에서 가열하며 기판 상에 SiH4 가스를 노출하여 일정 두께의 비정질 상태의 연속막으로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The SiHx (x≤4) film may be deposited using a remote plasma using SiH 4 gas as a plasma source, or by heating at 400 to 500 ° C. to expose SiH 4 gas on a substrate to deposit a continuous film having an amorphous state in a predetermined thickness. A metal wiring forming method of a semiconductor device, characterized in that. 제3항에 있어서,The method of claim 3, 상기 밀착층용 금속막은 텅스텐막 또는 몰리브덴막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법. The metal layer for forming the metal contact layer is a tungsten film or a molybdenum film. 제3항에 있어서,The method of claim 3, 상기 플러그용 금속막은 알루미늄막 또는 텅스텐막이며, 금속유기화합물을 소오스로 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The plug metal film is an aluminum film or a tungsten film, and the metal wiring forming method of the semiconductor device, characterized in that the deposition using a metal organic compound as a source. 제2항에 있어서,The method of claim 2, 상기 오믹금속층은 Ti막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.And the ohmic metal layer is a Ti film. 제10항에 있어서,The method of claim 10, 상기 오믹금속층은 IMP(ionized Metal Plasma), LTS(Long Through Sputtering), 콜리메이션(Collimation) 방식 중 어느 하나의 물리기상증착법을 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The ohmic metal layer is formed by using a physical vapor deposition method of any one of the ionized metal plasma (IMP), long through sputtering (LTS), collimation (Collimation) method.
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WO2009091830A2 (en) * 2008-01-15 2009-07-23 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
CN112805818A (en) * 2018-10-10 2021-05-14 东京毅力科创株式会社 Method for filling recessed features in a semiconductor device with a low resistivity metal

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811449B1 (en) * 2006-11-24 2008-03-07 동부일렉트로닉스 주식회사 Semiconductor device and the fabricating method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009091830A2 (en) * 2008-01-15 2009-07-23 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
WO2009091830A3 (en) * 2008-01-15 2009-10-15 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
US8764961B2 (en) 2008-01-15 2014-07-01 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
CN112805818A (en) * 2018-10-10 2021-05-14 东京毅力科创株式会社 Method for filling recessed features in a semiconductor device with a low resistivity metal

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