KR20060061876A

KR20060061876A - 클럭발생회로 및 이를 갖는 표시장치

Info

Publication number: KR20060061876A
Application number: KR1020040100553A
Authority: KR
Inventors: 전진
Original assignee: 삼성전자주식회사
Priority date: 2004-12-02
Filing date: 2004-12-02
Publication date: 2006-06-08
Also published as: TW200630948A; US20060119560A1; CN1783702A; JP2006166395A

Abstract

소비전력을 저감할 수 있는 클럭발생회로 및 이를 갖는 표시장치가 개시된다. 클럭발생회로는 제1 전압 발생부, 제2 전압 발생부 및 중간전압 발생부를 포함한다. 제1 전압 발생부는 하이구간동안 제1 전압을 출력하고, 제2 전압 발생부는 로우구간동안 제1 전압보다 낮은 제2 전압을 출력한다. 중간전압 발생부는 하이구간에서 로우구간으로 천이되는 제1 천이구간과 로우구간에서 하이구간으로 천이되는 제2 천이구간동안에 제1 전압과 제2 전압과의 사이의 전압레벨을 갖는 하나 이상의 중간전압을 출력한다. 따라서, 클럭발생회로를 갖는 표시장치의 소비전력을 저감시킬 수 있다.

Description

클럭발생회로 및 이를 갖는 표시장치{CLOCK GENERATING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 클럭발생회로를 나타낸 블록도이다.

도 2는 도 1에 도시된 클럭발생회로의 출력 파형도이다.

도 3은 도 1에 도시된 클럭발생회로의 구체적인 회로도이다.

도 4는 도 3에 도시된 제1 내지 제4 선택신호의 파형도이다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 블록도이다.

도 6은 도 1에 도시된 게이트 구동회로의 입/출력 파형도이다.

도 7은 도 5에 도시된 액정표시장치의 평면도이다.

*도면의 주요 부분에 대한 부호의 설명*

100 : 클럭발생회로 110 : 제1 전압 발생부

120 : 제2 전압 발생부 130 : 제1 중간전압 발생부

140 : 제2 중간전압 발생부 200 : 표시패널

310 : 구동전압 발생부 320 : 제1 클럭 발생부

330 : 제2 클럭 발생부 340 : 데이터 구동회로

350 : 게이트 구동회로 360 : 구동칩

400 : 표시장치

본 발명은 클럭발생회로 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 소비전력을 저감할 수 있는 클럭발생회로 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 표시장치의 하나인 액정표시장치는 액정표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다. 액정표시패널에는 다수의 화소가 매트릭스 형태로 형성된다. 다수의 화소에는 다수의 게이트 라인과 상기 데이터 라인이 포함된다. 게이트 구동회로는 다수의 게이트 라인에 게이트 신호를 순차적으로 출력하고, 데이터 구동회로는 다수의 데이터 라인에 데이터 신호를 출력한다. 따라서, 액정표시패널은 게이트 신호와 데이터 신호에 응답하여 영상을 표시한다.

게이트 구동회로는 외부로부터 제공되는 개시신호, 온 전압, 오프전압 및 클럭에 응답하여 게이트 신호를 출력한다. 따라서, 액정표시장치는 게이트 구동회로로 제공되는 클럭을 발생시키기 위한 클럭발생회로를 더 포함한다. 여기서, 클럭발생회로는 로우구간동안 로우전압을 출력하고, 하이구간동안 하이전압을 출력한다. 따라서, 클럭발생회로부터 출력된 클럭은 하이 또는 로우 전압레벨만을 갖는다.

따라서, 종래의 클럭발생회로의 전체 소비전력(Pc)은 수학식 1과 같이 정의된다.

여기서, 'ΔV'는 하이전압과 로우전압과의 사이의 전압차로 정의된다.

수학식 1에 도시된 바와 같이, 클럭발생회로의 전체 소비전력(Pc)은 하이전압과 로우전압의 전압차에 비례한다. 클럭발생회로에서 소비되는 전력(Pc)을 감소시키기 위하여 전압차를 감소시키면 클럭의 진폭이 변화된다. 따라서, 클럭의 진폭을 변화시키기 않으면서 클럭발생회로에서 소비되는 전력(Pc)을 감소시키는 방안이 요구된다.

따라서, 본 발명의 목적은 소비전력을 저감하기 위한 클럭발생회로를 제공하는 것이다.

또한, 본 발명의 다른 목적은 상기한 클럭발생회로를 갖는 표시장치를 제공하는 것이다.

본 발명의 일 특징에 따른 클럭발생회로는 제1 전압 발생부, 제2 전압 발생부 및 중간전압 발생부를 포함한다.

상기 제1 전압 발생부는 하이구간동안 제1 전압을 출력하고, 상기 제2 전압 발생부는 로우구간동안 상기 제1 전압보다 낮은 제2 전압을 출력한다.

상기 중간전압 발생부는 상기 하이구간에서 로우구간으로 천이되는 제1 천이 구간과 로우구간에서 하이구간으로 천이되는 제2 천이구간동안에 상기 제1 전압과 상기 제2 전압과의 사이의 전압레벨을 갖는 하나 이상의 중간전압을 출력한다.

본 발명의 다른 특징에 따른 표시장치는 표시패널, 제1 클럭발생회로, 제2 클럭발생회로, 게이트 구동회로 및 데이터 구동회로를 포함한다.

상기 표시패널은 화소가 매트릭스 형태로 배열된 어레이 기판 및 상기 어레이 기판과 마주하는 대향기판으로 이루어진다. 상기 표시패널은 상기 화소로 제공되는 게이트 신호와 데이터 신호에 응답하여 영상을 표시한다.

상기 제1 클럭발생회로는 계단 형상을 갖는 제1 클럭을 발생하고, 상기 제2 클럭발생회로는 계단 형상을 갖고 상기 제1 클럭과 다른 위상을 갖는 제2 클럭을 발생한다.

상기 게이트 구동회로는 상기 제1 및 제2 클럭에 응답하여 상기 화소에 상기 게이트 신호를 출력하고, 상기 데이터 구동회로는 상기 화소에 상기 데이터 신호를 출력한다.

이러한 클럭발생회로 및 이를 갖는 표시장치에 따르면, 클럭발생회로로부터 출력되는 클럭의 전압레벨이 단계적으로 변화됨으로써, 상기 클럭발생회로에서 상기 클럭을 생성하는데 소비되는 전력이 감소될 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 클럭발생회로를 나타낸 블록도이고, 도 2는 도 1에 도시된 클럭발생회로의 출력 파형도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 클럭발생회로(100)는 제1 및 제2 전압 발생부(110, 120), 제1 및 제2 중간전압 발생부(130, 140)로 이루어져 소정의 주기를 갖는 클럭(CK)을 출력한다. 상기 클럭(CK)은 하이구간(HT) 및 로우구간(LT)을 포함한다. 상기 클럭(CK)은 상기 로우구간(LT)에서 상기 하이구간(HT)으로 천이되는 제1 천이구간(TT1) 및 상기 하이구간(HT)에서 상기 로우구간(LT)으로 천이되는 제2 천이구간(TT2)을 더 포함한다.

상기 제1 천이구간(TT1)은 제1 서브 천이구간(ST1), 제2 서브 천이구간(ST2) 및 제3 서브 천이구간(ST3)을 포함하고, 상기 제2 천이구간(TT2)은 제4 서브 천이구간(ST4), 제5 서브 천이구간(ST5) 및 제6 서브 천이구간(ST6)을 포함한다.

본 발명의 일 예로, 상기 제1 및 제2 천이구간(TT1, TT2)은 2 ~ 3㎲이고, 상기 하이구간(HT)과 상기 로우구간(LT)은 30㎲이다. 또한, 상기 제1 내지 제3 서브 천이구간(ST1, ST2, ST3)은 상기 제1 천이구간(TT1)의 1/3 구간이고, 상기 제4 내지 제6 서브 천이구간(ST4, ST5, ST6) 각각은 상기 제2 천이구간(TT2)의 1/3 구간이다.

상기 제1 전압 발생부(110)는 상기 하이구간(HT)동안 제1 전압(VON)을 출력하고, 상기 제2 전압 발생부(120)는 상기 로우구간(LT)동안 상기 제1 전압(VON)보다 낮은 전압레벨을 갖는 제2 전압(VOFF)을 출력한다.

상기 제1 중간전압 발생부(130)는 상기 제1 및 제5 서브 천이구간(ST1, ST5)동안 상기 제2 전압(VOFF)보다 높고 상기 제1 전압(VON)보다 낮은 전압레벨을 갖는 제1 중간전압(VGND)을 출력한다. 상기 제2 중간전압 발생부(140)는 상기 제2 및 제 4 서브 천이구간(ST2, ST4)동안 상기 제1 중간전압(VGND)보다 높고 상기 제1 전압(VON)보다 낮은 전압레벨을 갖는 제2 중간전압(AVDD)을 출력한다.

따라서, 상기 클럭(CK)은 상기 제1 서브 천이구간(ST1)에서 상기 제2 전압(VOFF)으로부터 상기 제1 중간전압(VGND)으로 천이되고, 상기 제2 서브 천이구간(ST2)에서 상기 제1 중간전압(VGND)으로부터 상기 제2 중간전압(AVDD)으로 천이되며, 상기 제3 서브 천이구간(ST3)에서 상기 제2 중간전압(AVDD)으로부터 상기 제1 전압(VON)으로 천이된다.

또한, 상기 클럭(CK)은 상기 제4 서브 천이구간(ST4)에서 상기 제1 전압(VON)으로부터 상기 제2 중간전압(AVDD)으로 천이되고, 상기 제5 서브 천이구간(ST5)에서 상기 제2 중간전압(AVDD)으로부터 상기 제1 중간전압(VGND)으로 천이되며, 상기 제6 서브 천이구간(ST6)에서 상기 제1 중간전압(VGND)으로부터 상기 제2 전압(VOFF)으로 천이된다.

본 발명의 일 예로, 상기 제1 전압(VON)은 15V ~ 25V이고, 상기 제2 전압(VOFF)은 -5V ~ -15V이며, 상기 제1 중간전압(VGND)은 0V이고, 상기 제2 중간전압(AVDD)은 5V ~ 10V이다.

본 발명의 일 예로, 상기 제1 중간전압(VGND)과 상기 제2 중간전압(AVDD)과의 레벨차이가 '1'로 정의되고, 상기 제2 전압(VOFF)과 상기 제1 중간전압(VGND)과의 레벨차이가 '2'로 정의되고, 상기 제2 중간전압(AVDD)과 상기 제1 전압(VON)과의 레벨차이가 '2'로 정의된다.

이때, 상기 클럭발생회로(100)의 전체 소비전력(Ps)은 다음 수학식 1과 같이 정의된다.

여기서, 'ΔV'는 상기 제1 전압(VON)과 상기 제2 전압(VOFF)과의 사이의 전압차로 정의된다.

수학식 2에 나타난 바와 같이, 상기 클럭발생회로(100)의 전체 소비전력(Ps)은 수학식 1에 정의된 종래의 클럭발생회로의 전체 소비전력(Pc)보다 64% 감소된다.

이와 같이, 상기 클럭발생회로(100)로부터 출력되는 상기 클럭(CK)의 전압레벨이 단계적으로 변화됨으로써, 상기 클럭발생회로(100)에서 상기 클럭(CK)을 발생하는데 소비되는 전력을 저감할 수 있다.

도 3은 도 1에 도시된 클럭발생회로의 구체적인 회로도이고, 도 4는 도 3에 도시된 제1 내지 제4 선택신호의 파형도이다.

도 3을 참조하면, 제1 전압 발생부(110)는 제1 트랜지스터(ST1) 및 제1 커패시퍼(C1)를 포함하고, 제2 전압 발생부(120)는 제2 트랜지스터(ST2) 및 제2 커패시터(C2)를 포함한다.

상기 제1 트랜지스터(St1)는 제1 선택신호(SW1)를 입력받는 제1 전극, 제1 전압(VON)을 입력받는 제2 전극 및 상기 제1 전압(VON)을 출력하는 제3 전극으로 이루어진다. 상기 제1 커패시터(C1)는 접지전압단자와 상기 제1 트랜지스터(ST1)의 제2 전극과의 사이에 전기적으로 연결되어, 외부로부터 제공된 상기 제1 전압(VON)은 상기 제1 커패시터(C1)에 충전된다.

상기 제1 선택신호(SW1)에 응답하여 상기 제1 트랜지스터(ST1)가 턴온되면, 상기 제1 커패시터(C1)에 충전된 상기 제1 전압(VON)이 상기 제1 트랜지스터(ST1)의 제3 전극으로 출력된다.

한편, 상기 제2 트랜지스터(ST2)는 제2 선택신호(SW2)를 입력받는 제1 전극, 상기 제2 전압(VOFF)을 입력받는 제2 전극 및 상기 제2 전압(VOFF)을 출력하는 제3 전극으로 이루어진다. 상기 제2 커패시터(C2)는 상기 접지전압단자와 상기 제2 트랜지스터(ST2)의 제2 전극과의 사이에 전기적으로 연결되어, 외부로부터 제공된 상기 제2 전압(VOFF)은 상기 제2 커패시터(C2)에 충전된다.

상기 제2 선택신호(SW2)에 응답하여 상기 제2 트랜지스터(ST2)가 턴온되면, 상기 제2 커패시터(C2)에 충전된 상기 제2 전압(VOFF)이 상기 제2 트랜지스터(ST2)의 제3 전극으로 출력된다.

도 4에 도시된 바와 같이, 상기 제1 선택신호(SW1)는 하이구간(HT)과 제3 서브 천이구간(ST3)동안 하이 상태로 유지된다. 따라서, 상기 제1 트랜지스터(ST1)는 상기 하이구간(HT)과 상기 제3 서브 천이구간(ST3)동안에만 상기 제1 전압(VON)을 출력한다.

한편, 상기 제2 선택신호(SW2)는 로우구간(LT)과 제6 서브 천이구간(ST6)동안 하이 상태로 유지된다. 따라서, 상기 제2 트랜지스터(ST2)는 상기 하이구간(LT) 과 상기 제6 서브 천이구간(ST6)동안에만 상기 제2 전압(VOFF)을 출력한다.

다시 도 3을 참조하면, 제1 중간전압 발생부(130)는 제3 트랜지스터(ST3) 및 제3 커패시퍼(C3)를 포함하고, 제2 중간전압 발생부(140)는 제4 트랜지스터(ST4) 및 제4 커패시터(C4)를 포함한다.

상기 제3 트랜지스터(ST3)는 제3 선택신호(SW3)를 입력받는 제1 전극, 상기 제1 중간전압(VGND)을 입력받는 제2 전극 및 상기 제1 중간전압(VGND)을 출력하는 제3 전극으로 이루어진다. 상기 제3 커패시터(C3)는 상기 접지전압단자와 상기 제3 트랜지스터(ST3)의 제2 전극과의 사이에 전기적으로 연결되어, 외부로부터 제공된 상기 제1 중간전압(VGND)은 상기 제3 커패시터(C3)에 충전된다.

상기 제3 선택신호(SW3)에 응답하여 상기 제3 트랜지스터(ST3)가 턴온되면, 상기 제3 커패시터(C3)에 충전된 상기 제1 중간전압(VGND)은 상기 제3 트랜지스터(ST3)의 제3 전극으로 출력된다.

상기 제4 트랜지스터(ST4)는 제4 선택신호(SW4)를 입력받는 제1 전극, 상기 제2 중간전압(AVDD)을 입력받는 제2 전극 및 상기 제2 중간전압(AVDD)을 출력하는 제3 전극으로 이루어진다. 상기 제4 커패시터(C4)는 상기 접지전압단자와 상기 제4 트랜지스터(ST4)의 제2 전극과의 사이에 전기적으로 연결되어, 외부로부터 제공된 상기 제2 중간전압(AVDD)은 상기 제4 커패시터(C4)에 충전된다.

상기 제4 선택신호(SW4)에 응답하여 상기 제4 트랜지스터(ST4)가 턴온되면, 상기 제4 커패시터(C4)에 충전된 상기 제2 중간전압(AVDD)은 상기 제4 트랜지스터(ST4)의 제3 전극으로 출력된다.

도 4에 도시된 바와 같이, 상기 제3 선택신호(SW3)는 제1 및 제5 서브 천이구간(ST1, ST5)동안 하이 상태로 유지된다. 따라서, 상기 제3 트랜지스터(ST3)는 상기 제1 및 제5 서브 천이구간(ST1, ST5)동안에만 상기 제1 중간전압(VGND)을 출력한다.

한편, 상기 제4 선택신호(SW4)는 제2 및 제4 서브 천이구간(ST2, ST4)동안 하이 상태로 유지된다. 따라서, 상기 제4 트랜지스터(ST4)는 상기 제2 및 제4 서브 천이구간(ST2, ST4)동안에만 상기 제2 중간전압(AVDD)을 출력한다.

이와 같이, 상기 클럭발생회로(100)로부터 출력되는 상기 클럭(CK)의 전압레벨은 상기 제1 내지 제4 선택신호(SW1 ~ SW4)에 의해서 제어된다. 따라서, 상기 클럭(CK)은 제1 전압(VON) -> 제2 중간전압(AVDD) -> 제1 중간전압(VGND) -> 제2 전압(VOFF)으로 단계적으로 하강하거나, 상기 제1 및 제2 클럭(CK, CKB)은 제2 전압(VOFF) -> 제1 중간전압(VGND) -> 제2 중간전압(AVDD) -> 제1 전압(VON)으로 단계적으로 상승한다.

도 5는 본 발명의 다른 실시예에 따른 액정표시장치의 블록도이고, 도 6은 도 1에 도시된 게이트 구동회로의 입/출력 파형도이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 액정표시패널(200), 데이터 구동회로(340) 및 게이트 구동회로(350)를 포함한다.

상기 액정표시패널(200)에는 다수의 화소가 매트릭스 형태로 구비되고, 상기 각 화소는 게이트 라인, 데이터 라인, 박막 트랜지스터(210) 및 액정 커패시터(Clc)로 이루어진다. 예를 들어, 상기 박막 트랜지스터(210)의 게이트 전극은 제1 게이트 라인(GL1)에 연결되고, 소오스 전극은 제1 데이터 라인(DL1)에 연결되며, 드레인 전극은 상기 액정 커패시터(Clc)에 연결된다. 따라서, 상기 액정표시패널(200)에는 다수의 게이트 라인(GL1 ~ GLn)과 다수의 데이터 라인(DL1 ~ DLm)이 구비된다.

상기 데이터 구동회로(340)는 제2 중간전압(AVDD)에 응답하여 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력한다. 상기 게이트 구동회로(350)는 개시신호(STV), 제1 및 제2 전압(VON, VOFF), 제1 및 제2 클럭(CK, CKB)에 응답하여 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다.

상기 구동전압 발생부(310)는 외부로부터 제공된 전원전압(Vp)을 상기 제1 전압(VON), 제2 전압(VOFF), 제1 중간전압(VGND) 및 제2 중간전압(AVDD)으로 각각 변환하여 출력한다. 상기 제1 클럭 발생부(320)는 상기 제1 및 제2 전압(VON, VOFF), 상기 제1 및 제2 중간전압(VGND, AVDD)에 응답하여 계단 형상을 갖는 제1 클럭(CK)을 출력한다. 상기 제2 클럭 발생부(330)는 상기 제1 및 제2 전압(VON, VOFF), 상기 제1 및 제2 중간전압(VGND, AVDD)에 응답하여 계단 형상을 갖고, 상기 제1 클럭(CK)과 다른 위상을 갖는 제2 클럭(CKB)을 출력한다.

도 6에 도시된 바와 같이, 상기 제1 및 제2 클럭(CK, CKB)은 제1 전압(VON) -> 제2 중간전압(AVDD) -> 제1 중간전압(VGND) -> 제2 전압(VOFF)으로 단계적으로 하강한다. 또한, 상기 제1 및 제2 클럭(CK, CKB)은 제2 전압(VOFF) -> 제1 중간전압(VGND) -> 제2 중간전압(AVDD) -> 제1 전압(VON)으로 단계적으로 상승한다. 여기서, 상기 제1 및 제2 클럭(CK, CKB)은 서로 반전된 위상을 갖는다.

상기 게이트 구동회로(340)는 상기 개시신호(STV), 제1 및 제2 전압(VON, VOFF)에 응답하여 상기 다수의 게이트 라인(GL1 ~ GLn)에 상기 제1 또는 제2 클럭(CK, CKB)에 게이트 신호로써 순차적으로 출력한다. 따라서, 다수의 게이트 라인(GL1 ~ GLn)에 인가되는 상기 게이트 신호는 상기 제1 및 제2 클럭(CK, CKB)과 동일하게 계단 형상을 갖는다.

이와 같이, 상기 제1 및 제2 클럭발생회로(320, 330)로부터 출력되는 상기 제1 및 제2 클럭(CK, CKB)의 전압레벨이 단계적으로 변화됨으로써, 상기 제1 및 제2 클럭발생회로(320, 330)에서 상기 제1 및 제2 클럭(CK, CKB)을 각각 발생하는데 소비되는 전력을 저감할 수 있다. 더 나아가서, 상기 제1 및 제2 클럭발생회로(320, 330)를 갖는 상기 액정표시장치(400)의 전체적인 소비전력을 감소시킬 수 있다.

도 7은 도 5에 도시된 액정표시장치의 평면도이다.

도 7을 참조하면, 액정표시장치(400)는 어레이 기판(220), 대향기판(230) 및 액정층(미도시)으로 이루어진 액정표시패널(200)을 포함한다. 상기 어레이 기판(220)과 상기 대향기판(230)은 서로 마주하고, 상기 액정층은 상기 어레이 기판(220)과 상기 대향기판(230)과의 사이에 개재된다.

상기 액정표시패널(200)은 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)을 감싸는 제1 주변영역(PA1) 및 상기 제1 주변영역(PA1)에 인접한 제2 주변영역(PA2)으로 구분된다.

상기 어레이 기판(220)의 표시영역(DA)에는 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 다수의 박막 트랜지스터(210) 및 화소전극이 형성된다. 상기 대향기판(130)의 표시영역(DA)에는 상기 화소전극과 마주하는 공통전극이 형성된다. 따라서, 상기 화소전극, 공통전극 및 액정층에 의해서 액정 커패시터(Clc)가 정의된다. 도면에 도시하지는 않았지만, 상기 대향기판(230)의 표시영역(DA)에는 컬러필터층이 더 구비될 수 있다.

상기 액정표시장치(400)는 게이트 구동부(340)와 구동칩(360)을 더 포함한다. 상기 게이트 구동부(340)는 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 상기 어레이 기판(220)의 제1 주변영역(PA1)에 구비된다. 상기 게이트 구동부(340)는 상기 다수의 게이트 라인(GL1 ~ GLn)과 전기적으로 연결되어 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력한다. 또한, 상기 게이트 구동부(340)는 상기 어레이 기판(220)의 표시영역(DA)에 다수의 게이트 라인(GL1 ~ GLn), 다수의 데이터 라인(DL1 ~ DLm), 다수의 박막 트랜지스터(110) 및 화소전극을 형성할 때 상기 제1 주변영역(PA1)에 함께 형성된다.

상기 구동칩(360)은 상기 어레이 기판(220)의 상기 제2 주변영역(PA2)에 실장되고, 상기 구동칩(360)에는 도 1에 도시된 구동전압 발생부(310), 데이터 구동회로(350), 제1 및 제2 클럭 발생부(320, 330)가 내장된다. 상기 구동칩(360)은 상기 게이트 구동부(340)와 전기적으로 연결되어 상기 게이트 구동부(340)에 개시신호(STV), 제1 및 제2 전압(VON, VOFF), 제1 및 제2 클럭(CK, CKB)을 제공한다. 또한, 상기 구동칩(360)은 상기 다수의 데이터 라인(DL1 ~ DLm)과 전기적으로 연결되어 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 전압을 제공한다.

그러나, 상기 구동칩(360)에는 상기 데이터 구동회로(340)만이 내장될 수 있다. 이때, 상기 구동전압 발생부(310), 제1 및 제2 클럭 발생부(320, 330)는 별도의 칩으로 이루어져 상기 액정표시패널(200)과 전기적으로 연결될 수 있다.

이와 같은 클럭발생회로 및 이를 갖는 표시장치에 따르면, 클럭발생회로는 제1 전압 -> 제2 중간전압 -> 제1 중간전압 -> 제2 전압으로 단계적으로 하강하거나, 제2 전압 -> 제1 중간전압 -> 제2 중간전압 -> 제1 전압으로 단계적으로 상승하는 클럭을 발생시킨다.

따라서, 클럭을 발생하는데 소비되는 전력을 감소시킬 수 있고, 그 결과 상기 클럭발생회로를 갖는 표시장치의 전체 소비전력을 저감할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

하이구간동안 제1 전압을 출력하는 제1 전압 발생부;

로우구간동안 상기 제1 전압보다 낮은 제2 전압을 출력하는 제2 전압 발생부; 및

상기 하이구간에서 로우구간으로 천이되는 제1 천이구간과 로우구간에서 하이구간으로 천이되는 제2 천이구간동안에 상기 제1 전압과 상기 제2 전압과의 사이의 전압레벨을 갖는 하나 이상의 중간전압을 출력하는 중간전압 발생부를 포함하는 것을 특징으로 하는 클럭발생회로.
제1항에 있어서, 상기 중간전압 발생부는,

상기 제2 전압보다 높고 상기 제1 전압보다 낮은 전압레벨을 갖는 제1 중간전압을 출력하는 제1 중간전압 발생부; 및

상기 제1 중간전압보다 높고 상기 제1 전압보다 낮은 전압레벨을 갖는 제2 중간전압을 출력하는 제2 중간전압 발생부를 포함하는 것을 특징으로 하는 클럭발생회로.
제2항에 있어서, 상기 제1 천이구간은 상기 제2 전압에서 상기 제1 중간전압으로 천이되는 제1 서브 천이구간, 상기 제1 중간전압에서 상기 제2 중간전압으로 천이되는 제2 서브 천이구간 및 상기 제2 중간전압에서 상기 제1 전압으로 천이되 는 제3 서브 천이구간으로 구분되고,

상기 제2 천이구간은 상기 제1 전압에서 상기 제2 중간전압으로 천이되는 제4 서브 천이구간, 상기 제2 중간전압에서 상기 제1 중간전압으로 천이되는 제5 서브 천이구간 및 상기 제1 중간전압에서 상기 제2 전압으로 천이되는 제6 서브 천이구간으로 구분되는 것을 특징으로 하는 클럭발생회로.
제3항에 있어서, 상기 제1 내지 제3 서브 천이구간 각각은 상기 제1 천이구간의 1/3 구간이고,

상기 제4 내지 제6 서브 천이구간 각각은 상기 제2 천이구간의 1/3구간인 것을 특징으로 하는 클럭발생회로.
제2항에 있어서, 상기 제1 전압은 15V ~ 25V이고, 상기 제2 전압은 -5V ~ -15V이며, 상기 제1 중간전압은 0V이고, 상기 제2 중간전압은 5V ~ 10V인 것을 특징으로 하는 클럭발생회로.
제1항에 있어서, 상기 제1 전압 발생부는 상기 하이구간동안 제1 스위칭 신호에 응답하여 상기 제1 전압을 출력하는 제1 스위칭 소자를 포함하고,

상기 제2 전압 발생부는 상기 로우구간동안 제2 스위칭 신호에 응답하여 상기 제2 전압을 출력하는 제2 스위칭 소자를 포함하는 것을 특징으로 하는 클럭발생회로.
제6항에 있어서, 상기 제1 전압 발생부는 상기 제1 스위칭 소자와 접지전압단자에 전기적으로 연결되어, 상기 제1 전압으로 충전되는 제1 커패시터를 더 포함하고,

상기 제2 전압 발생부는 상기 제2 스위칭 소자와 접지전압단자에 전기적으로 연결되어, 상기 제2 전압으로 충전되는 제2 커패시터를 더 포함하는 것을 특징으로 하는 클럭발생회로.
제6항에 있어서, 상기 중간전압 발생부는,

상기 제1 및 제2 천이구간동안 제3 스위칭 신호에 응답하여 상기 제2 전압보다 높고 상기 제1 전압보다 낮은 전압레벨을 갖는 제1 중간전압을 출력하는 제1 중간전압 발생부; 및

상기 제1 및 제2 천이구간동안 제4 스위칭 신호에 응답하여 상기 제2 전압보다 높고 상기 제1 전압보다 낮은 전압레벨을 갖는 제1 중간전압을 출력하는 제1 중간전압 발생부를 포함하는 것을 특징으로 하는 클럭발생회로.
제8항에 있어서, 상기 제1 천이구간은 상기 제2 전압에서 상기 제1 중간전압으로 천이되는 제1 서브 천이구간, 상기 제1 중간전압에서 상기 제2 중간전압으로 천이되는 제2 서브 천이구간 및 상기 제2 중간전압에서 상기 제1 전압으로 천이되는 제3 서브 천이구간으로 구분되고,

상기 제2 천이구간은 상기 제1 전압에서 상기 제2 중간전압으로 천이되는 제4 서브 천이구간, 상기 제2 중간전압에서 상기 제1 중간전압으로 천이되는 제5 서브 천이구간 및 상기 제1 중간전압에서 상기 제2 전압으로 천이되는 제6 서브 천이구간으로 구분되는 것을 특징으로 하는 클럭발생회로.
제9항에 있어서, 상기 제1 스위칭 신호는 상기 하이구간과 상기 제3 서브 천이구간동안 하이상태로 유지되고, 상기 로우구간, 상기 제1 및 제2 서브 천이구간, 상기 제4 내지 제6 서브 천이구간동안 로우상태로 유지되며,

상기 제2 스위칭 신호는 상기 로우구간과 상기 제6 서브 천이구간동안 하이상태로 유지되고, 상기 하이구간, 상기 제1 내지 제3 서브 천이구간, 상기 제4 및 제5 서브 천이구간동안 로우상태로 유지되는 것을 특징으로 하는 클럭발생회로.
제9항에 있어서, 상기 제3 스위칭 신호는 상기 제1 및 제5 서브 천이구간동안 하이상태로 유지되고, 상기 로우구간, 상기 하이구간, 상기 제2 내지 제5 서브천이구간동안 로우상태로 유지되며,

상기 제4 스위칭 신호는 상기 제2 및 제4 서브 천이구간동안 하이상태로 유지되고, 상기 로우구간, 상기 하이구간, 상기 제1, 제3, 제5 및 제6 서브 천이구간동안 로우 상태로 유지되는 것을 특징으로 하는 클럭발생회로.
제8항에 있어서, 상기 제1 중간전압 발생부는 상기 제3 스위칭 소자와 접지 전압단자에 전기적으로 연결되어, 상기 제1 중간전압으로 충전되는 제3 커패시터를 더 포함하고,

상기 제2 중간전압 발생부는 상기 제4 스위칭 소자와 상기 접지전압단자에 전기적으로 연결되어, 상기 제2 중간전압으로 충전되는 제4 커패시터를 더 포함하는 것을 특징으로 하는 클럭발생회로.
화소가 매트릭스 형태로 배열된 어레이 기판 및 상기 어레이 기판과 마주하는 대향기판으로 이루어지고, 상기 화소로 제공되는 게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시패널;

계단 형상을 갖는 제1 클럭을 발생하는 제1 클럭발생회로;

계단 형상을 갖고 상기 제1 클럭과 다른 위상을 갖는 제2 클럭을 발생하는 제2 클럭발생회로;

상기 제1 및 제2 클럭에 응답하여 상기 화소에 상기 게이트 신호를 출력하는 게이트 구동회로; 및

상기 화소에 상기 데이터 신호를 출력하는 데이터 구동회로를 포함하는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 제1 및 제2 클럭발생회로 각각은,

하이구간동안 제1 전압을 출력하는 제1 전압 발생부;

로우구간동안 상기 제1 전압보다 낮은 제2 전압을 출력하는 제2 전압 발생 부; 및

상기 하이구간에서 로우구간으로 천이되는 제1 천이구간과 로우구간에서 하이구간으로 천이되는 제2 천이구간동안에 상기 제1 전압과 상기 제2 전압과의 사이의 전압레벨을 갖는 하나 이상의 중간전압을 출력하는 중간전압 발생부를 포함하는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 제1 및 제2 전압은 상기 게이트 구동회로로 제공되어 상기 게이트 구동회로를 구동시키는 것을 특징으로 하는 표시장치.
제14항에 있어서, 상기 중간전압 발생부는,

상기 제1 및 제2 천이구간동안 상기 제2 전압보다 높고 상기 제1 전압보다 낮은 전압레벨을 갖는 제1 중간전압을 출력하는 제1 중간전압 발생부; 및

상기 제1 및 제2 천이구간동안 상기 제2 전압보다 높고 상기 제1 전압보다 낮은 전압레벨을 갖는 제1 중간전압을 출력하는 제1 중간전압 발생부를 포함하는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 제2 중간전압은 상기 데이터 구동회로로 제공되어 상기 데이터 구동회로를 구동시키는 것을 특징으로 하는 표시장치.
제16항에 있어서, 상기 제1 중간전압은 접지전압인 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 제1 및 제2 클럭은 서로 반전된 위상을 갖는 것을 특징으로 하는 표시장치.
제13항에 있어서, 상기 게이트 구동회로는 상기 화소와 함께 상기 어레이 기판에 형성되는 것을 특징으로 하는 표시장치.