KR20060059492A - Semiconductor memory devices - Google Patents

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KR20060059492A
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서승영
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 외부에서 입력된 로지컬 어드레스를 일시 저장하는 어드레스 버퍼, 스크램블 제어 신호에 응답하여 로지컬 어드레스를 디코딩하여 피지컬 어드레스를 출력하는 디코더를 포함한다.A semiconductor memory device is provided. The semiconductor memory device includes an address buffer for temporarily storing an externally input logical address, and a decoder for decoding the logical address and outputting the physical address in response to the scramble control signal.

디코더, 스크램블, 로지컬 어드레스, 피지컬 어드레스Decoder, Scramble, Logical Address, Physical Address

Description

반도체 메모리 장치{Semiconductor memory devices}Semiconductor memory devices

도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 장치의 어드레스를 설명하기 위한 개념도이다. 1A to 1C are conceptual views illustrating an address of a semiconductor memory device according to the prior art.

도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어드레스 입력 경로를 나타낸 블럭도이다.2 is a block diagram illustrating an address input path of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제1 스크램블부를 나타낸 개념도이다.3 is a conceptual diagram illustrating a first scrambled portion of a semiconductor memory device according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명) (Explanation of symbols for the main parts of the drawing)

1 : 반도체 메모리 장치 11 : 셀 어레이1 semiconductor memory device 11 cell array

20 : 로우 어드레스 버퍼 30 : 로우 디코더20: row address buffer 30: row decoder

32 : 제1 디코딩부 34 : 제1 스크램블부32: first decoding unit 34: first scrambler

40 : 워드 라인 드라이버 50 : 센스 앰프40: word line driver 50: sense amplifier

60 : 컬럼 어드레스 버퍼 70 : 컬럼 디코더60: column address buffer 70: column decoder

72 : 제2 디코딩부 74 : 제2 스크램블부72: second decoding unit 74: second scrambler

80 : 데이터 출력 버퍼 80: data output buffer

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 피시험 반도체 메모리 장치의 특성에 따라 어드레스 스크램블을 프로그래밍할 필요가 없는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device which does not require programming an address scramble according to the characteristics of the semiconductor memory device under test.

반도체 메모리 장치의 집적도가 높아짐에 따라, 하나의 반도체 메모리 장치 내에 수 천만개 이상의 메모리 셀(memory cell)이 집적되고 있다. 따라서, 각각의 셀의 정상/불량 여부를 테스트하는 데 많은 시간이 소요된다. 반도체 메모리 장치의 테스트에 있어서는 분석 결과의 정확성과 테스트 시간의 단축 등이 중요한 요소이다.As the degree of integration of semiconductor memory devices increases, tens of millions of memory cells are integrated in one semiconductor memory device. Therefore, it takes much time to test whether each cell is normal or defective. In the testing of semiconductor memory devices, the accuracy of analysis results and the reduction of test time are important factors.

일반적으로 반도체 메모리 장치는, 어드레스 핀을 통해 외부에서 시간적 차이를 두고 입력된 어드레스가 각각 로우/컬럼 어드레스 버퍼(row/column address buffer), 로우/컬럼 프리 디코더(row/column pre-decoder), 로우/컬럼 디코더(row/column decoder) 등을 통해서 워드 라인과 비트 라인을 선택한다.In general, a semiconductor memory device includes a row / column address buffer, a row / column pre-decoder, and a row input address having an external time difference through an address pin. The word line and the bit line are selected through a row / column decoder.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 장치의 어드레스를 설명하기 위한 개념도이다. 1A to 1C are conceptual views illustrating an address of a semiconductor memory device according to the prior art.

도 1a와 같이 라이트(write)를 하기 위해 반도체 메모리 장치 외부에서 5개의 메모리 셀이 이웃하도록 어드레스를 입력하더라도, 어드레스 스크램블(address scramble)된 경우에는 반도체 메모리 장치 내부에서는 도 1a와 같이 라이트되지 않는다.Even when an address is input such that five memory cells are adjacent to the outside of the semiconductor memory device for writing as shown in FIG. 1A, when the address is scrambled, the address is not written inside the semiconductor memory device as shown in FIG. 1A.

즉, 같은 비트 라인과 워드 라인으로 어드레스 스크램블된 경우에는 도 1b와 같이 라이트되고, 다른 비트 라인과 워드 라인으로 어드레스 스크램블된 경우에는 도 1c와 같이 라이트될 수 있다.That is, when address scrambled with the same bit line and word line, it may be written as shown in FIG. 1B, and when address scrambled with another bit line and word line, as shown in FIG. 1C.

즉, 라이트(write)/리드(read)를 위해 외부 및/또는 장치 내부에서 입력되는 어드레스(이하, ‘로지컬 어드레스(logical address)’)와 실제로 셀 어레이 내부에서 선택되는 어드레스(이하, ‘피지컬 어드레스(physical address)’)에는 차이가 있다. 반도체 메모리 장치의 일반적인 동작에서는 이와 같은 어드레스 스크램블이 문제되지 않을 수 있으나, 정확한 위치의 메모리 셀에서 라이트/리드해야 하는 테스트 과정에서는 로지컬 어드레스와 피지컬 어드레스를 서로 일치시켜줄 필요가 있다.That is, an address (hereinafter, referred to as a "logical address") input externally and / or inside the device for writing / reading and an address actually selected inside the cell array (hereinafter referred to as "physical address"). (physical address) ') In the general operation of the semiconductor memory device, such an address scramble may not be a problem. However, it is necessary to match the logical address and the physical address to each other in a test process that needs to be written / read in the memory cell at the correct location.

따라서, 테스터(tester)는 미리 프로그램된 어드레스 스크램블(address scramble)을 이용하여 로지컬 어드레스와 피지컬 어드레스를 일치시키고 있다. 그러나, 각각의 반도체 메모리 장치의 어드레스 스크램블은 동일하지 않기 때문에, 매번 테스터의 어드레스 스크램블을 재프로그래밍해야하는 번거로움이 있다. 또한, 어드레스 스크램블이 지원되지 않는 테스터는 사용할 수 없는 문제점이 있다.Therefore, the tester uses a preprogrammed address scramble to match the logical address with the physical address. However, since the address scramble of each semiconductor memory device is not the same, it is troublesome to reprogram the address scramble of the tester each time. In addition, a tester that does not support address scramble has a problem that cannot be used.

본 발명이 이루고자 하는 기술적 과제는, 피시험 반도체 메모리 장치의 특성에 따라 어드레스 스크램블을 프로그래밍할 필요가 없는 반도체 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device which does not require programming an address scramble according to the characteristics of the semiconductor memory device under test.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다. The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 외부에서 입력된 로지컬 어드레스를 일시 저장하는 어드레스 버퍼, 스크램블 제어 신호에 응답하여 상기 로지컬 어드레스를 디코딩하여 피지컬 어드레스를 출력하는 디코더를 포함한다.In accordance with an aspect of the present invention, a semiconductor memory device includes an address buffer for temporarily storing an externally input logical address, and a decoder for decoding the logical address and outputting a physical address in response to a scramble control signal. It includes.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 어드레스 입력 경로를 나타낸 블럭도이다.2 is a block diagram illustrating an address input path of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)는 셀 어레이(cell array; 11), 로우 어드레스 버퍼(row address buffer; 20), 로우 디코더(row decoder; 30), 워드 라인 드라이버(word line driver; 40), 센스 앰프(50), 컬럼 어드레스 버퍼(column address buffer; 60), 컬럼 디코더(column decoder; 70), 데이터 출력 버퍼(80)를 포함한다. 2, a semiconductor memory device 1 according to an embodiment of the present invention may include a cell array 11, a row address buffer 20, a row decoder 30, A word line driver 40, a sense amplifier 50, a column address buffer 60, a column decoder 70, and a data output buffer 80 are included.

셀 어레이(11)는 다수 개의 메모리 셀이 메트릭스 형태로 배치되어 라이트/리드 동작을 한다. 예를 들어, 리드 동작은 워드 라인 신호에 의해서 워드 라인(12)이 활성화되면, 비트 라인(14)과 메모리 셀이 전기적으로 연결되고 해당 메모리 셀의 데이터가 비트 라인(14)에 인가됨으로써 수행된다.The cell array 11 performs a write / read operation by arranging a plurality of memory cells in a matrix form. For example, when the word line 12 is activated by the word line signal, the read operation is performed by electrically connecting the bit line 14 and the memory cell and applying data of the corresponding memory cell to the bit line 14. .

우선, 로우 어드레스 경로부터 설명하기로 한다. First, a description will be given from the row address radius.

로우 어드레스 버퍼(20)는 /RAS(Row Address Strobe) 신호가 RAS 버퍼(22)에 의해 바뀐 내부 RAS 신호에 응답하여 로우 어드레스를 일시 저장하고, 이를 로우 디코더(30)에 전달한다. 여기서, 로우 어드레스는 외부 및/또는 장치 내부에서 입력되는 로지컬 어드레스를 의미한다. 로우 어드레스 버퍼(20)로는 인버터(inverter)형 정적 어드레스 버퍼 또는 크로스-커플(cross-couple)형 동적 어드레스 버퍼 등을 사용할 수 있다.The row address buffer 20 temporarily stores a row address in response to an internal RAS signal in which a / RAS (Row Address Strobe) signal is changed by the RAS buffer 22 and transmits the row address to the row decoder 30. Here, the row address means a logical address input from the outside and / or inside the device. The row address buffer 20 may be an inverter type static address buffer or a cross-couple type dynamic address buffer.

로우 디코더(30)는 제1 스크램블 제어 신호에 응답하여 로지컬 어드레스를 디코딩하여 피지컬 어드레스를 출력한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)에는 메인 디코더(main decoder)만이 도시되었으나 이에 제한되지 않는다. 디코딩 과정은 프리 디코더(pre-decoder)와 메인 디코더 등 다단계를 거쳐 이루어질 수 있다.The row decoder 30 decodes the logical address and outputs the physical address in response to the first scramble control signal. Although only a main decoder is illustrated in the semiconductor memory device 1 according to an exemplary embodiment, the present disclosure is not limited thereto. The decoding process may be performed through multiple steps such as a pre-decoder and a main decoder.

로우 디코더(30)는 제1 디코딩부(32)와 제1 스크램블부(34)를 포함한다. 제1 디코딩부(32)는 로우 어드레스 버퍼(20)로부터 전달된 로우 어드레스를 디코딩한다. The row decoder 30 includes a first decoding unit 32 and a first scrambler 34. The first decoding unit 32 decodes the row address transferred from the row address buffer 20.                     

제1 스크램블부(34)는 제1 스크램블 제어 신호에 응답하여 디코딩부(32)에 의해 디코딩된 로우 어드레스를 스크램블하여 실제로 셀 어레이(11) 내부에서 선택되는 로우 어드레스로 변환한다. 즉, 로지컬 어드레스를 피지컬 어드레스로 변환한다. 여기서, 제1 스크램블 제어 신호는 특정한 입출력 라인 또는 특정한 어드레스 영역에서 활성화되는 신호이며, 로우 어드레스 또는 컬럼 어드레스를 디코딩하여 생성할 수 있다.The first scrambler 34 scrambles the row address decoded by the decoder 32 in response to the first scramble control signal and actually converts the row address to the row address selected in the cell array 11. In other words, the logical address is converted into a physical address. Here, the first scramble control signal is a signal that is activated in a specific input / output line or a specific address area and may be generated by decoding a row address or a column address.

본 발명의 일 실시예에 따른 반도체 메모리 장치(1)에는 제1 디코딩부(32)의 출력단에 제1 스크램블부(34)가 위치하나 이에 제한되지 않고, 로우 어드레스가 입력되는 라인 상에 위치하면 된다. 가령, 제1 스크램블부(34)는 로우 어드레스 버퍼(20)와 프리 디코더(도면 미도시) 사이에 위치할 수도 있으며, 프리 디코더(도면 미도시)와 로우 디코더(34) 사이에 위치할 수도 있다. In the semiconductor memory device 1 according to an embodiment of the present invention, the first scrambler 34 is positioned at the output terminal of the first decoder 32, but is not limited thereto. do. For example, the first scrambler 34 may be located between the row address buffer 20 and the pre decoder (not shown), or may be located between the pre decoder (not shown) and the row decoder 34. .

워드 라인 드라이버(40)는 제1 스크램블부(34)에서 제공된 피지컬 어드레스를 수신하여, 피지컬 어드레스에 해당하는 워드 라인의 게이트 전압을 소정의 전압 이상(예를 들어, Vcc+Vth 이상)으로 충전한다. 소정의 전압은 별도의 승압 회로에 의해 주로 다단계의 부트 스트랩핑(bootstrapping) 과정을 통해서 생성한다. 즉, 워드 라인(12)이 활성화되면, 비트 라인(14)과 메모리 셀이 전기적으로 연결되고 해당 메모리 셀의 데이터가 비트 라인(14)에 인가된다. The word line driver 40 receives the physical address provided from the first scrambler 34 and charges the gate voltage of the word line corresponding to the physical address to a predetermined voltage or more (for example, Vcc + Vth or more). . The predetermined voltage is generated by a separate boosting circuit mainly through a multi-step bootstrapping process. That is, when the word line 12 is activated, the bit line 14 and the memory cell are electrically connected, and data of the corresponding memory cell is applied to the bit line 14.

이 때, 센스 앰프(50)는 활성화되어 비트 라인(14)과 상보 비트 라인(16)을 각각 전원 전압(Vcc)과 0V로 충전한다. 센스 앰프(50)로는 크로스 커플(cross-couple) CMOS 차동 증폭기가 주로 사용된다. At this time, the sense amplifier 50 is activated to charge the bit line 14 and the complementary bit line 16 to the power supply voltage Vcc and 0V, respectively. As the sense amplifier 50, a cross-couple CMOS differential amplifier is mainly used.                     

다음, 컬럼 어드레스 경로를 설명하기로 한다.Next, the column address path will be described.

컬럼 어드레스 버퍼(60)는 CAE(Column Address Enable) 신호에 의해 활성화되어, 입력되는 컬럼 어드레스를 /CAS(Column Address Strobe) 신호에 의해 래치(latch)한다. 여기서, 컬럼 어드레스는 외부 및/또는 장치 내부에서 입력되는 로지컬 어드레스를 의미한다.The column address buffer 60 is activated by a column address enable (CAE) signal and latches an input column address by a / CAS (Column Address Strobe) signal. Here, the column address refers to a logical address input from the outside and / or inside the device.

컬럼 디코더(70)는 제2 스크램블 제어 신호에 응답하여 로지컬 어드레스를 디코팅하여 피지컬 어드레스를 출력한다. 컬럼 디코더(70)는 로우 디코더(30)와 같이 제2 디코딩부(72)와 제2 스크램블부(74)를 포함한다. The column decoder 70 outputs the physical address by decoding the logical address in response to the second scramble control signal. The column decoder 70, like the row decoder 30, includes a second decoding unit 72 and a second scrambler 74.

제2 디코딩부(72)는 로우 어드레스 버퍼(20)로부터 전달된 로우 어드레스를 디코딩한다. 제2 스크램블부(74)는 컬럼 어드레스가 입력되는 라인 상에 위치되어, 디코딩된 로지컬 어드레스를 피지컬 어드레스로 출력하는 역할을 한다. 제2 스크램블 제어 신호는 특정한 입출력 라인 또는 특정한 어드레스 영역에서 활성화되는 신호이며, 로우 어드레스 또는 컬럼 어드레스 신호를 디코딩하여 생성할 수 있다. 여기서, 피지컬 어드레스에 해당하는 비트 라인(14)과 상보 비트 라인(16)은 각각 데이터 버스 라인(84), 상보 데이터 버스 라인(86)과 연결된다. The second decoding unit 72 decodes the row address transferred from the row address buffer 20. The second scrambler 74 is located on the line where the column address is input, and serves to output the decoded logical address as the physical address. The second scramble control signal is a signal that is activated in a specific input / output line or a specific address area and may be generated by decoding a row address or column address signal. Here, the bit line 14 and the complementary bit line 16 corresponding to the physical address are connected to the data bus line 84 and the complementary data bus line 86, respectively.

따라서, 출력 버퍼(80)는 센스 앰프(50)에 의해 증폭된 데이터를 데이터 버스 라인(84) 및 상보 데이터 버스 라인(86)을 통해서 전송받는다. 데이터 출력 버퍼(80)는 전달된 데이터를 반도체 메모리 장치 외부의 큰 로드(load)에 전달하게 된다.Accordingly, the output buffer 80 receives the data amplified by the sense amplifier 50 through the data bus line 84 and the complementary data bus line 86. The data output buffer 80 transfers the transferred data to a large load outside the semiconductor memory device.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제1 스크램블부를 나타낸 개념도이다. 표 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 스크램블 과정을 설명하기 위한 표이다. 3 is a conceptual diagram illustrating a first scrambled portion of a semiconductor memory device according to an embodiment of the present invention. Table 1 is a table for explaining a scramble process of a semiconductor memory device according to an embodiment of the present invention.

우선 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제1 스크램블부(34)는 MUX(multiplexer; 36)를 이용하여 로지컬 어드레스를 피지컬 어드레스로 변환한다. 일반적으로, 반도체 메모리 장치는 설계에 따라 일부의 워드 라인만이 어드레스 스크램블된다. 따라서, 바람직하게는 디코딩된 로지컬 어드레스(A1)만 어드레스 스크램블된다면 해당 부분에만 MUX(36)를 배치한다. First, referring to FIG. 3, a first scrambler 34 of a semiconductor memory device according to an embodiment of the present invention converts a logical address into a physical address using a multiplexer 36. In general, in a semiconductor memory device, only some word lines are address scrambled according to design. Therefore, if only the decoded logical address A1 is address scrambled, the MUX 36 is placed only in that portion.

표 1과 같이 피지컬 어드레스가 (0, 1, 2, 3, 6, 7, 4, 5)로 어드레스 스크램블된 경우라면, A1 만이 어드레스 스크램블되어 있음을 알 수 있다. 여기서 스크램블 제어 신호로는 디코딩된 로지컬 어드레스(A2)를 사용할 수 있다. 디코딩된 로지컬 어드레스(A2)가 하이(high)인 때에는 디코딩된 로지컬 어드레스(A1)을 반전하여 전달하고, 로우(low)인 때에는 그대로 워드 라인 드라이버(40)에 전달한다. 따라서, 디코딩된 로지컬 어드레스가 (0, 1, 2, 3, 4, 5, 6, 7)이더라도 피지컬 어드레스와 동일하게 변환될 수 있다.If the physical address is scrambled to (0, 1, 2, 3, 6, 7, 4, 5) as shown in Table 1, it can be seen that only A1 is scrambled. The decoded logical address A2 may be used as the scramble control signal. When the decoded logical address A2 is high, the decoded logical address A1 is inverted and transmitted. When the decoded logical address A2 is high, the decoded logical address A2 is transferred to the word line driver 40 as it is. Therefore, even if the decoded logical address is (0, 1, 2, 3, 4, 5, 6, 7), it can be converted in the same way as the physical address.

디코딩된 로지컬 어드레스Decoded logical address 피지컬 어드레스Physical address A2A2 A1A1 A0A0 AX2AX2 AX1AX1 AX0AX0 00 00 00 00 00 00 00 00 1One 00 00 1One 1One 00 00 1One 22 00 1One 00 22 00 1One 00 33 00 1One 1One 33 00 1One 1One 44 1One 00 00 66 1One 1One 00 55 1One 00 1One 77 1One 1One 1One 66 1One 1One 00 44 1One 00 00 77 1One 1One 1One 55 1One 00 1One

이와 같이 반도체 메모리 장치 내에 제1 및 제2 스크램블부(34, 74)를 설치 할 경우 로지컬 어드레스와 피지컬 어드레스를 동일하게 할 수 있다. 따라서, 피시험 반도체 메모리 장치의 특성에 따라 어드레스 스크램블을 프로그래밍할 필요가 없다.As such, when the first and second scramblers 34 and 74 are installed in the semiconductor memory device, the logical address and the physical address may be the same. Therefore, it is not necessary to program the address scramble according to the characteristics of the semiconductor memory device under test.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. According to the semiconductor memory device as described above has one or more of the following effects.

첫째, 로지컬 어드레스와 피지컬 어드레스를 동일하게 할 수 있어, 피시험 반도체 메모리 장치의 특성에 따라 테스터의 어드레스 스크램블을 재프로그래밍할 필요가 없다.First, since the logical address and the physical address can be made the same, there is no need to reprogram the address scramble of the tester according to the characteristics of the semiconductor memory device under test.

둘째, 어드레스 스크램블이 지원되지 않는 테스터도 사용할 수 있다.Second, testers that do not support address scramble can also be used.

셋째, 테스트의 신뢰도를 높일 수 있다. Third, it is possible to increase the reliability of the test.

Claims (4)

외부에서 입력된 로지컬 어드레스를 일시 저장하는 어드레스 버퍼; 및An address buffer for temporarily storing an externally input logical address; And 스크램블 제어 신호에 응답하여 상기 로지컬 어드레스를 디코딩하여 피지컬 어드레스를 출력하는 디코더를 포함하는 반도체 메모리 장치.And a decoder configured to decode the logical address and output a physical address in response to a scramble control signal. 제 1항에 있어서, 상기 디코더는 상기 로지컬 어드레스를 디코딩하는 디코딩부, 상기 스크램블 제어 신호에 응답하여 상기 디코딩된 로지컬 어드레스를 선택적으로 반전하여 피지컬 어드레스를 형성하는 스크램블부를 포함하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the decoder comprises a decoding unit decoding the logical address, and a scrambler configured to selectively invert the decoded logical address in response to the scramble control signal to form a physical address. 제 1항 또는 제 2항에 있어서, 상기 스크램블 제어 신호는 상기 로지컬 어드레스를 디코딩하여 형성하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the scramble control signal is formed by decoding the logical address. 제 1항에 있어서, 상기 디코더는 로우 디코더 또는 컬럼 디코더인 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the decoder is a row decoder or a column decoder.
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