KR20060043534A

KR20060043534A - Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation

Info

Publication number: KR20060043534A
Application number: KR1020050019259A
Authority: KR
Inventors: 다나 리; 보미 첸; 소랩 키아니안
Original assignee: 실리콘 스토리지 테크놀로지 인크
Priority date: 2004-03-09
Filing date: 2005-03-08
Publication date: 2006-05-15
Also published as: TW200601461A; CN1691336A; JP2005260235A

Abstract

매립형 비트 라인 판독/프로그램 불휘발성 메모리 셀 및 어레이는 고밀도를 성취할 수 있다. 셀 및 어레이는 복수의 이격된 트렌치들을 갖는 반도전성 기판 내에 제조되며, 트렌치 사이는 평면이다. 각각의 트렌치는 측벽 및 바닥벽을 갖는다. 각각의 메모리 셀은 그에 전하를 저장하는 부동 게이트를 갖는다. 셀은 이격된 소스/드레인 영역들과 그 사이의 채널을 가지며, 채널은 두 개의 부분들을 갖는다. 소스/드레인 영역들 중 하나는 트렌치의 바닥벽 내에 있다. 부동 게이트는 트렌치 내에 존재하며 채널의 제 1 부분 위에 존재하며 트렌치의 측벽으로부터 이격된다. 게이트 전극은 제 2 부분 내의 채널의 전도를 제어하고, 제 2 부분은 기판의 평면 내에 존재한다. 다른 소스/드레인 영역은 기판의 평면 내의 기판에 존재한다. 독립적으로 제어 가능한 제어 게이트는 트렌치 내에 존재하고, 부동 게이트로부터 절연되어 부동 게이트에 용량 결합된다. 셀은 핫 채널 전자 주입에 의해 프로그래밍되고, 트렌치의 바닥벽에서 부동 게이트로부터 게이트 전극으로 또는 부동 게이트로부터 소스/드레인 영역으로 전자들의 파울러-노르트하임 터널링(Fowler-Nordheim tunneling)에 의해 삭제된다. 소스, 드레인 및 제어 게이트들은 모두 서로에 대해 실질적으로 평행하고, 게이트 전극은 소스/드레인/제어 게이트들에 실질적으로 수직이다. 소스/드레인 라인들은 기판에 매립되고, 가상의 접지 어레이를 생성한다. Embedded bit line read / program nonvolatile memory cells and arrays can achieve high density. The cell and array are fabricated in a semiconductive substrate having a plurality of spaced apart trenches, with the planes between the trenches being planar. Each trench has a side wall and a bottom wall. Each memory cell has a floating gate that stores charge thereon. The cell has spaced source / drain regions and a channel therebetween, and the channel has two portions. One of the source / drain regions is in the bottom wall of the trench. The floating gate is present in the trench and above the first portion of the channel and spaced apart from the sidewalls of the trench. The gate electrode controls the conduction of the channel in the second portion, the second portion being in the plane of the substrate. Another source / drain region is present in the substrate in the plane of the substrate. Independently controllable control gates are present in the trench and are insulated from the floating gate and capacitively coupled to the floating gate. The cell is programmed by hot channel electron injection and erased by Fowler-Nordheim tunneling of electrons from the floating gate to the gate electrode or from the floating gate to the source / drain region at the bottom wall of the trench. The source, drain and control gates are all substantially parallel to each other and the gate electrode is substantially perpendicular to the source / drain / control gates. Source / drain lines are embedded in the substrate and create a virtual grounded array.

불휘발성 메로리 셀, 부동 게이트, 파울러-노르트하임 터널링, 트렌치, 제어 게이트 Nonvolatile Memory Cell, Floating Gate, Fowler-Nordheim Tunneling, Trench, Control Gate

Description

트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법{Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation}Built-in bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array , and method of formation}

도 1a는 절연 영역들을 형성하기 위한 본 발명의 방법의 제 1단계에서 사용된 반도전성 기판의 상단도.1A is a top view of a semiconductive substrate used in the first step of the method of the present invention for forming insulating regions.

도 1b는 본 발명의 초기 프로세싱 단계들을 도시한 라인 1b-1b을 따라 취해진 구조의 단면도.1B is a cross-sectional view of the structure taken along line 1B-1B showing the initial processing steps of the present invention.

도 1c는 도 1b의 구조의 프로세싱에서 다음 단계를 도시한 구조의 상단도이며, 도 1b에서 절연 영역이 정의된다.FIG. 1C is a top view of the structure showing the next step in the processing of the structure of FIG. 1B, in which isolation regions are defined.

도 1d는 구조 내에 형성된 절연 트렌치들를 도시한 라인 1d-1d을 따라 취해진 도 1c 구조의 단면도.FIG. 1D is a cross-sectional view of the FIG. 1C structure taken along line 1d-1d showing isolation trenches formed in the structure. FIG.

도 1e는 절연 트렌치들 내의 물질의 절연 블록들의 형성을 도시한 도 1d 구조의 단면도.FIG. 1E is a cross-sectional view of the FIG. 1D structure illustrating the formation of insulating blocks of material in the isolation trenches. FIG.

도 1f는 절연 영역들의 최종 구조를 도시한 도 1e 구조의 단면도.1F is a cross sectional view of the FIG. 1E structure showing the final structure of the insulating regions.

도 2a-2r는 본 발명의 부동 게이트 메모리 셀들의 불휘발성 메모리 어레이의 형성에 있어서 반도체 구조의 프로세싱에서 순서대로 단계들을 도시한 라인 2a-2a 을 따라 취해진 도 1f의 반도체 구조의 단면도.2A-2R are cross-sectional views of the semiconductor structure of FIG. 1F taken along line 2A-2A showing steps in sequence in the processing of the semiconductor structure in the formation of a nonvolatile memory array of floating gate memory cells of the present invention.

도 3는 본 발명의 메모리 셀 어레이의 개략적인 회로도.3 is a schematic circuit diagram of a memory cell array of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10: 반도전성 기판 14: 질화 층10: semiconductive substrate 14 nitride layer

16: 포토 레지스트 물질 20: 트렌치16: photoresist material 20: trench

22: 활성 영역 24: 절연 영역22: active area 24: insulation area

본 출원은 2003년 4월 7일 제출된 출원 번호 제 10/409,407 호의 동시 계속 출원이며, 이것은 여기에 완전히 통합된다. 또한 본 출원은 미국 특허 출원 번호 제 10/797,296 호에 대한 우선권을 청구한다.This application is a simultaneous continuing application of Application No. 10 / 409,407, filed April 7, 2003, which is fully incorporated herein. This application also claims priority to US patent application Ser. No. 10 / 797,296.

기술 분야Technical field

본 발명은 트렌치(trench) 내의 부동 게이트(floating gate)로 전하들의 저장용 부동 게이트를 사용하는 매립형 비트 라인 판독/프로그램 불휘발성 메모리 셀에 관한 것이다. 보다 상세하게, 본 발명은 부동 게이트에 용량 결합된 트렌치 내에 독립적인 제어 가능한 제어 게이트를 및 셀들의 어레이를 갖는 불휘발성 메모리 셀(non-volatile memory cell) 및 제조하는 방법에 관한 것이다. The present invention relates to a buried bit line read / program nonvolatile memory cell that uses a floating gate for the storage of charges as a floating gate in a trench. More particularly, the present invention relates to non-volatile memory cells having independent controllable control gates and arrays of cells in trenches capacitively coupled to floating gates.

배경 기술Background technology

반도전성 기판의 평면 상에 형성된 저장용 부동 게이트를 사용하는 판독/프 로그램 불휘발성 메모리 셀들은 당분야에 공지되어 있다. 예를 들면, 미국 특허 제 5,029,130 호 및 제 6,426,896 호를 보자. 전형적으로, 이러한 타입들의 메모리 셀들 각각은 반도전성 기판의 수평 평면 상에 형성되고 핫 전자 주입(hot electron injection)에 의한 부동 게이트의 프로그래밍 및 다중-대-다중 파울러-노르트하임 터널링(poly-to-poly Fowler-Nordheim tunneling)에 의한 부동 게이트로부터 전자들의 삭제를 수반한다. 부동 게이트는 전하들을 저장하거나 그렇지 않다. 부동 게이트 상에 저장된 전하들은 트랜지스터의 평면 채널에서 전하들의 전도를 제어한다. 집적 비율이 반도체 프로세싱으로 증가함에 따라, 그러한 메모리 디바이스의 밀도 증가가 요구된다. Read / program nonvolatile memory cells using storage floating gates formed on the plane of the semiconductive substrate are known in the art. See, for example, US Pat. Nos. 5,029,130 and 6,426,896. Typically, each of these types of memory cells is formed on a horizontal plane of a semiconductive substrate and programmed for floating gates by hot electron injection and multi-to-multiple Fowler-Nordheim tunneling. entails the deletion of electrons from the floating gate by poly Fowler-Nordheim tunneling. The floating gate stores or not charges. The charges stored on the floating gate control the conduction of the charges in the planar channel of the transistor. As the integration rate increases with semiconductor processing, an increase in the density of such memory devices is required.

그러나, 메모리 밀도 증가에 대한 요구가 증가함에 따라, 반도전성 기판 내의 그러한 셀들의 밀도를 증가시킬 필요가 있다. However, as the demand for increased memory density increases, there is a need to increase the density of such cells in semiconductive substrates.

본 발명에서, 불휘발성 메모리는 제 1 전도성 타입의 실질적으로 단결정 반도전성 물질(single crystalline semiconductor material) 내에서 제조되고, 상기 물질의 표면 내에 트렌치와 실질적인 평면을 갖는다. 트렌치는 측벽 및 바닥벽을 갖는다. 제 1 전도성 타입과 다른 제 2 전도성 타입의 제 1 영역은 평면을 따라 상기 물질 내에 존재한다. 제 2 전도성 타입의 제 2 영역은 트렌치의 바닥벽을 따라 상기 물질 내에 존재한다. 채널 영역은 제 1부분 및 제 2 부분을 가지며, 전하들의 전도를 위해 제 1 영역과 제 2 영역을 접속한다. 제 1 부분은 제 1 영역에 인접한 표면을 따르고, 제 2 부분은 제 2 영역에 인접한 측벽을 따른다. 유전체(dielectric)는 채널 영역 상에 존재한다. 부동 게이트는 트렌치 내에 존재하고, 유전체 상에 존재하며, 채널 영역의 제 2 부분으로부터 이격된다. 제 1 게이트 전극은 유전체 상에 존재하며, 채널 영역의 제 1 부분으로부터 이격된다. 제 2 게이트 전극은 트렌치 내에 존재하며, 부동 게이트에 용량 결합된다.In the present invention, the nonvolatile memory is fabricated in a substantially single crystalline semiconductor material of the first conductivity type and has a trench and a substantially planar surface in the surface of the material. The trench has sidewalls and bottom walls. A first region of a second conductivity type different from the first conductivity type is present in the material along the plane. A second region of the second conductivity type is present in the material along the bottom wall of the trench. The channel region has a first portion and a second portion, and connects the first region and the second region for conduction of charges. The first portion is along a surface adjacent to the first region and the second portion is along a sidewall adjacent to the second region. Dielectric is present on the channel region. The floating gate is in the trench, is on the dielectric, and is spaced apart from the second portion of the channel region. The first gate electrode is on the dielectric and is spaced apart from the first portion of the channel region. The second gate electrode is in the trench and is capacitively coupled to the floating gate.

또한, 본 발명은 앞서 설명된 불휘발성 메모리 셀들의 어레이, 및 불휘발성 메모리 셀 및 어레이 제조 방법에 관한 것이다.The invention also relates to the array of nonvolatile memory cells described above, and to a method of fabricating the nonvolatile memory cell and array.

본 발명의 방법은 도 1a 내지 1f 및 2a 내지 2r에 예시되고, 본 발명의 메모리 셀 어레이를 제조하는 프로세싱 단계들을 도시한다. 방법은 반도전성 기판(10)으로 시작하고, 반도전성 기판은 p 타입이 바람직하고, 당분야에 공지되어 있다. 이하에 설명된 계층들의 두께는 설계 규칙들 및 프로세스 기술 진전에 의존할 것이다. 여기에 설명된 것은 0.10 미크론 프로세스에 대한 것이다. 그러나, 본 발명이 임의의 특정 프로세스 기술 진전 또는 이하에 설명된 임의의 프로세스 파라미터들에서 임의의 특정 값으로 제한되지 않는다는 것은 당업자에게 이해될 것이다.The method of the present invention is illustrated in FIGS. 1A-1F and 2A-2R and illustrates the processing steps for fabricating the memory cell array of the present invention. The method begins with a semiconductive substrate 10, wherein the semiconductive substrate is of p type and is known in the art. The thickness of the layers described below will depend on design rules and process technology progress. Described here is for a 0.10 micron process. However, it will be understood by those skilled in the art that the present invention is not limited to any particular process technology advancement or any particular value in any of the process parameters described below.

절연 영역 형성Insulation area formation

도 1a 내지 1f는 기판 상에 절연 영역들을 형성하는 공지된 STI 방법을 예시한다. 도 1a를 참조하여, 반도전성 기판(10)(또는 반도체 웰)의 상단 도면이 도시되며, 반도전성 기판은 P 타입이 바람직하고, 당분야에 공지되어 있다. 물질의 제 1 및 제 2 층들(12 및 14)은 기판 상에 형성된다(예를 들면, 성장되거나 증착됨). 예를 들면, 제 1 층(12)은 이산화(이후에 "산화") 규소일 수 있으며, 이산화 규소 는 대략 60-150 옹스트롬(angstrom)의 두께로 산화 또는 산화 증착(예를 들면, 화학 증착(Chemical Vapor Deposition) 또는 CVD)과 같은 임의의 잘 알려진 기술에 의해 기판 상에 형성된다. 제 2 층(14)는 질화 규소일 수 있으며, 질화 규소는 대략 1000-2000 옹스트롬의 두께로 바람직하게는 CVD에 의해 산화층(12) 상에 형성된다. 도 1b는 결과적인 구조의 단면도를 예시한다. 1A-1F illustrate a known STI method of forming insulating regions on a substrate. Referring to FIG. 1A, a top view of a semiconductive substrate 10 (or semiconductor well) is shown, the semiconductive substrate being of P type, which is known in the art. First and second layers 12 and 14 of material are formed on the substrate (eg, grown or deposited). For example, the first layer 12 may be silicon dioxide (hereinafter “oxidized”) silicon, which is oxidized or oxidized to a thickness of approximately 60-150 angstroms (eg, chemical vapor deposition ( Formed on the substrate by any well known technique such as Chemical Vapor Deposition) or CVD). The second layer 14 may be silicon nitride, and silicon nitride is formed on the oxide layer 12, preferably by CVD, to a thickness of approximately 1000-2000 angstroms. 1B illustrates a cross sectional view of the resulting structure.

제 1 및 제 2 층들(12/14)이 한번 형성되면, 적절한 포토 레지스트 물질(photo resist material)(16)이 질화 층(14) 상에 가해지고, 도 1c에 도시된 바와 같이, Y 또는 열 방향으로 확장하는 특정 영역들(줄(18))로부터 포토 레지스트를 선택적으로 제거하기 위한 마스킹 단계가 수행된다. 포토-레지스트 물질(16)이 제거되는 곳에서, 노출된 질화 층(14) 및 산화 층(12)는, 구조 내에 트렌치들(20)을 형성하기 위해 표준 에칭(etching) 기술들(즉, 이방성 질화물(anisotropic nitride) 및 산화물 에칭 프로세스들)을 사용하여 줄들(18)에서 에칭된다. 인접한 줄들(stripes)(18) 간의 거리(W)는 사용된 프로세스의 최소 리소그래픽 피쳐(lithographic feature)만큼 작을 수 있다. 그후, 도 1d에 규소 에칭 프로세스는 대략 500-4000 옹스트롬의 깊이로 트렌치들(20)을 규소 기판(10) 아래로 확장하는데 사용된다. 포토 레지스트(16)이 제거되는 곳에서, 질화 층(14) 및 산화 층(12)는 유지된다. 도 1d에 예시된 결과적인 구조는 절연 영역들(24)와 인터레이싱된 활성 영역들(22)을 정의한다.Once the first and second layers 12/14 are formed, a suitable photo resist material 16 is applied on the nitride layer 14, as shown in FIG. 1C, Y or heat. A masking step is performed to selectively remove the photoresist from certain regions (strings 18) extending in the direction. Where the photo-resist material 16 is removed, the exposed nitride layer 14 and oxide layer 12 may be subjected to standard etching techniques (ie, anisotropic) to form trenches 20 within the structure. Is etched in rows 18 using anisotropic nitride and oxide etching processes. The distance W between adjacent stripes 18 may be as small as the minimum lithographic feature of the process used. Then, the silicon etching process in FIG. 1D is used to extend the trenches 20 below the silicon substrate 10 to a depth of approximately 500-4000 angstroms. Where photoresist 16 is removed, nitride layer 14 and oxide layer 12 are retained. The resulting structure illustrated in FIG. 1D defines the active regions 22 interlaced with the insulating regions 24.

구조는 잔여 포토 레지스트(16)을 제거하기 위해 더 처리된다. 그후, 이산화 규소와 같은 절연 물질은 두꺼운 산화 층을 증착함으로써 제 1 트렌치들(20) 내에 형성되고, 도 1e에 도시된 바와 같이, 제 1 트렌치들(20) 내의 산화물 블록들(26)을 제외한 산화 층을 제거하기 위해 화학-물질적- 폴리싱(Chemical-Mechanical-Polishing) 또는 CMP 에칭(에칭 정지로서 질화 층(14)을 사용함)이 뒤따른다. 그후, 잔여 질화 및 산화 층들(14/12)는 질화/산화 에칭 프로세스들을 사용하여 제거되고, 도 1f에 도시된 바와 같이, 절연 영역들(24)을 따라 확장하는 STI 산화 블록들(26)이 남겨진다.The structure is further processed to remove residual photoresist 16. An insulating material such as silicon dioxide is then formed in the first trenches 20 by depositing a thick oxide layer, except for oxide blocks 26 in the first trenches 20, as shown in FIG. 1E. Chemical-Mechanical-Polishing or CMP etching (using nitride layer 14 as etch stop) is followed to remove the oxide layer. Residual nitride and oxide layers 14/12 are then removed using nitride / oxidation etching processes, and as shown in FIG. 1F, STI oxide blocks 26 extending along insulating regions 24 are removed. Left.

전술된 STI 절연 방법은 절연 영역들(24)을 형성하는 바람직한 방법이다. 그러나, 공지된 LOCOS 절연 방법(예를 들면, 리세싱된 LOCOS, 다중 버퍼핑된 LOCOS 등)이 또한 사용될 수 있으며, 여기서 트렌치들(20)은 기판으로 확장할 수 없고, 절연 물질은 줄 영역들(18) 내의 기판 표면 상에 형성될 수 있다. 도 1a 내지 1f는 기판의 메모리 셀 어레이 영역을 예시하고, 메모리 셀들의 열들은 절연 영역들(24)에 의해 이격된 활성 영역들(22) 내에 형성될 것이다. 또한, 기판(10)이, 메모리 셀 어레이 영역 내에 형성된 메모리 셀들을 동작시키는데 사용될 제어 회로가 형성되는 적어도 하나의 주변 영역을 포함한다는 것은 주의되어야 한다. 바람직하게, 절연 블록들(26)은 전술된 동일한 STI 또는 LOCOS 프로세스 동안에 주변 영역 내에 형성된다. The STI isolation method described above is a preferred method of forming the isolation regions 24. However, known LOCOS isolation methods (eg recessed LOCOS, multiple buffered LOCOS, etc.) may also be used, where trenches 20 may not extend to the substrate, and the insulating material may be lined areas. It can be formed on the substrate surface in 18. 1A-1F illustrate a memory cell array region of a substrate, where columns of memory cells will be formed in active regions 22 spaced by insulating regions 24. It should also be noted that the substrate 10 includes at least one peripheral region in which a control circuit to be used to operate memory cells formed in the memory cell array region is formed. Preferably, the insulating blocks 26 are formed in the peripheral region during the same STI or LOCOS process described above.

메모리 셀 형성Memory cell formation

도 1f에 도시된 구조는 다음과 같이 더 처리된다. 도 2a 내지 2q는 도 1f의 구조에 수직 단면으로부터 활성 영역들(22) 내의 구조의 단면도들을 도시한다(도 1c 및 1f 에 도시된 바와 같이 라인 2a-2a을 따름).The structure shown in FIG. 1F is further processed as follows. 2A-2Q show cross-sectional views of the structure in the active regions 22 from the cross section perpendicular to the structure of FIG. 1F (following lines 2A-2A as shown in FIGS.

절연 층(30)(산화물이 바람직함)은 도 2a에 도시된 바와 같이 기판(10) 상에 먼저 형성된다. 기판(10)의 활성 영역(22) 부분은 주변 영역에 비례하여 메모리 디바이스의 셀 어레이 부분의 보다 좋은 독립적인 제어에 대하여 이러한 시간에 도핑될 수 있다. 그러한 도핑은 종종 Vt 임플란트 또는 셀 웰 임플란트(cell well implant)로서 지칭되며, 당분야 공지되어 있다. 이러한 임플란트 동안에, 주변 영역은 포토 레지스트 층에 의해 보호되며, 포토 레지스트 층은 전체 구조 상에 증착되고, 기판의 메모리 셀 어레이 영역으로부터 제거된다. An insulating layer 30 (preferably oxide) is first formed on the substrate 10 as shown in FIG. 2A. The active region 22 portion of the substrate 10 may be doped at this time for better independent control of the cell array portion of the memory device in proportion to the peripheral region. Such doping is often referred to as a Vt implant or cell well implant and is known in the art. During this implant, the peripheral area is protected by a photoresist layer, which is deposited over the entire structure and removed from the memory cell array area of the substrate.

다음으로, 질화물과 같은 하드 마스크 물질의 두꺼운 층(32)는 산화 층(30)(예를 들면, ~3500Å 두께) 상에 형성된다. 복수의 평행 제 2 트렌치들(34)는, 질화 층(32) 상에 포토 레지스트(마스킹) 물질을 가하고, 그후 포토 레지스트 물질을 선택된 평행 줄 영역들로부터 제거하기 위한 마스킹 단계를 수행함으로써 질화층 (32) 내에 형성된다. 이방성 질화물 에칭은 줄 영역들 내의 질화 층(32)의 노출된 부분들을 제거하는데 사용되며, 산화 층(30) 아래로 확장하고 산화 층(30)을 노출시키는 제 2 트렌치들(34)를 남긴다. 포토 레지스트가 제거된 후에, 이방성 산화물 에칭은 산화 층(30)의 노출된 부분들을 제거하고 기판(10) 아래로 제 2 트렌치들(34)를 확장시키는데 사용된다. 그후, 규소 이방성 에칭 프로세스는 각각의 활성 영역들(22) 내의 기판(10) 아래로 제 2 트렌치들(34)을 확장시키는데 사용된다(예를 들면, 대략 하나의 피쳐 크기 깊이 아래로, 예를 들면, 0.15 um 기술로 대략 0.15 um). 또한, 포토 레지스트는 트렌치들(34)가 기판(10)에 형성된 후에 제거될 수 있다. 결과적인 활성 영역(22)는 도 2b에 도시된다.Next, a thick layer 32 of hard mask material, such as nitride, is formed on the oxide layer 30 (eg, ˜3500 mm thick). The plurality of parallel second trenches 34 may be formed by applying a photoresist (masking) material on the nitride layer 32 and then performing a masking step to remove the photoresist material from selected parallel streak areas. 32). An anisotropic nitride etch is used to remove the exposed portions of the nitride layer 32 in the row regions, leaving second trenches 34 extending below the oxide layer 30 and exposing the oxide layer 30. After the photoresist is removed, an anisotropic oxide etch is used to remove the exposed portions of the oxide layer 30 and extend the second trenches 34 below the substrate 10. Then, a silicon anisotropic etching process is used to extend the second trenches 34 below the substrate 10 in the respective active regions 22 (eg, below approximately one feature size depth, for example For example, about 0.15 um with 0.15 um technology). In addition, photoresist may be removed after trenches 34 are formed in substrate 10. The resulting active region 22 is shown in FIG. 2B.

절연 물질의 층(36)은 바닥 및 제 2 트렌치들(34)의 보다 낮은 측벽들(예를 들면,~70Å 내지 120Å 두께)을 형성하는 제 2 트렌치들(34) 내의 노출된 규소를 따라 다음으로 형성된다(열 산화 처리를 사용하는 것이 바람직함). 다중규소(이후에는 "다중")의 두꺼운 층(38)은 그후 구조 상에 형성되고, 제 2 트렌치들(34)를 채운다. 다중 층(38)은 이온 임플란트 또는 인-시츄 프로세스(in-situ process)에 의해 도핑(예를 들면, n+)될 수 있다. 결과적인 활성 영역(22)는 도 2c에 도시된다.Layer 36 of insulating material may then follow the exposed silicon in the second trenches 34 that form the bottom and lower sidewalls of the second trenches 34 (eg, ˜70 s to 120 s thick). (Preferably using a thermal oxidation treatment). A thick layer 38 of polysilicon (hereinafter “multiple”) is then formed on the structure and fills the second trenches 34. Multiple layer 38 may be doped (eg, n +) by an ion implant or in-situ process. The resulting active region 22 is shown in FIG. 2C.

다중 에치 프로세스(예를 들면, 에치 정지로서 질화 층(32)을 사용하는 CMP 프로세스)는 제 2 트렌치들(34) 내의 남겨진 다중규소(38)의 블록들(40)을 제외하고 다중 층(38)을 제거하는데 사용된다. 그후 제어된 다중 에치는 다중 블록들(40)의 높이를 낮게하는데 사용되고, 여기서 도 2d에 도시된 바와 같이, 다중 블록들(40)의 상부들은 기판의 표면 이상, 절연 영역(24) 내의 STI 블록들의 상부들 이하로 증착된다. The multiple etch process (e.g., a CMP process using nitride layer 32 as etch stop) is a multi layer 38 except for blocks 40 of polysilicon 38 left in the second trenches 34. Is used to remove). The controlled multiple etch is then used to lower the height of the multiple blocks 40, where the tops of the multiple blocks 40 are above the surface of the substrate, STI blocks in the insulating region 24, as shown in FIG. 2D. Is deposited below the tops of the field.

그후, 다른 다중 에치가 다중 블록들(40)의 상부들 상에 경사진 부분들(42)(제 2 트렌치 측벽들에 인접함)을 생성하도록 수행된다. 그후, 질화 스페이서들(44)는 다중 블록들(40)의 경사진 부분들(42)에 걸쳐 제 2 트렌치 측벽을 따라 형성된다. 스페이서들의 형성은 당분야에 공지되어 있으며, 이방성 에치 프로세스에 뒤따르는 구조의 컨투어 상에 물질의 증착을 수반하고, 물질은 구조의 수평 표면들로부터 제거되고, 한편 구조의 수직 방향의 표면들 상의 물질은 그대로 남는다. 스페이서들(44)는 산화물, 질화물 등과 같은 임의의 유전체 물질로 구성될 수 있다. 본 실시예에서, 절연 스페이서들(44)는 전체 구조 상에 질화물의 층을 증착함으로서 형성되고, 스페이서들(44)을 제외하고 증착된 질화 층을 제거하기 위해 공지된 활성 이온 에치(RIE)와 같은 이방성 질화물 에치 프로세스가 뒤따른다. 결과적인 활성 영역(22)는 도 2e에 도시된다. 질화 스페이서들(44)은 다중 블록들(40)의 경사진 부분들(42)에 의해 형성된 팁들의 선명도를 개선하는데 사용하므로, 선택 사항이라는 것은 주의되어야 한다. 따라서, 도 2f-2r는 선택적인 질화 스페이서들(44) 없이 나머지 프로세싱 단계를 도시한다.Thereafter, another multiple etch is performed to create inclined portions 42 (adjacent to the second trench sidewalls) on tops of the multiple blocks 40. Nitride spacers 44 are then formed along the second trench sidewalls over the inclined portions 42 of the multiple blocks 40. The formation of spacers is known in the art and involves the deposition of a material on the contour of the structure following an anisotropic etch process, the material being removed from the horizontal surfaces of the structure, while the material on the surfaces in the vertical direction of the structure Remains the same. Spacers 44 may be comprised of any dielectric material, such as oxide, nitride, or the like. In this embodiment, insulating spacers 44 are formed by depositing a layer of nitride over the entire structure, and with known active ion etch (RIE) to remove the deposited nitride layer except spacers 44. The same anisotropic nitride etch process follows. The resulting active region 22 is shown in FIG. 2E. It should be noted that the nitride spacers 44 are optional because they are used to improve the sharpness of the tips formed by the inclined portions 42 of the multiple blocks 40. Thus, FIGS. 2F-2R show the remaining processing steps without the optional nitride spacers 44.

그후, 열 산화 처리가 수행되고, 열 산화 처리는, 도 2f에 도시된 바와 같이, 다중 블록들(40)의 노출된 상부 표면들을 산화시킨다(표면 상에 산화 층(46)을 형성함). 그후, 산화물 스페이서들(48)(도 2g에 도시됨)은 구조 상에 산화물을 증착함으로써(예를 들면, 대략 350Å 두께) 제 2 트렌치들(34)의 측벽들을 따라 형성되고, 이방성 산화물 에치가 뒤따른다. 또한 산화물 에치는 각각의 제 2 트렌치들(34) 내의 산화 층(46)의 중앙 부분을 제거한다. 결과적인 활성 영역(22)는 도 2g에 도시된다.Thereafter, a thermal oxidation treatment is performed, and the thermal oxidation treatment oxidizes the exposed upper surfaces of the multiple blocks 40 (which forms an oxide layer 46 on the surface), as shown in FIG. 2F. Oxide spacers 48 (shown in FIG. 2G) are then formed along the sidewalls of the second trenches 34 by depositing oxide (eg, approximately 350 microns thick) on the structure, and anisotropic oxide etch Follows. The oxide etch also removes the central portion of the oxide layer 46 in the respective second trenches 34. The resulting active region 22 is shown in FIG. 2G.

이방성 다중 에치가 다음으로 수행되며, 이방성 다중 에치는 산화물 스페이서들(48)에 의해 보호되지 않는 다중 블록들(40)의 중앙 부분들을 제거하며, 도 2h에 도시된 바와 같이, 각각의 제 2 트렌치들(34) 내의 대향하는 다중 블록들(40)의 쌍을 남긴다. 그후, 절연 증착 및 이방성 에치-백 프로세스는 제 2 트렌치들(34) 내부(도 2i에 도시됨)의 다중 블록들(40a)의 노출된 측면들을 따라 절연 층(50)을 형성하는데 사용된다. 절연 물질은 임의의 절연 물질(예를 들면, ONO--산화물/질화 물/산화물 또는 다른 고유전체 물질들)일 수 있다. 바람직하게, 절연 물질은 산화물이므로, 산화물 증착/에치 처리가 또한 산화물 스페이서들을 두껍게 하고, 도 2j에 도시된 바와 같이, 기판(10)을 노출시키기 위해 각각의 제 2 트렌치(34)의 바다에서 결과적으로 산화 층(36)의 노출된 부분들을 제거하도록 한다. 또한, 각각의 트렌치(34)의 바닥에서 산화 층(36)이 제거될 때, 프로세스는 트렌치(34) 내의 활성 영역들(22)의 인접한 열들 사이에서 STI 내의 산화물을 또한 제거한다.Anisotropic multiple etch is then performed, with the anisotropic multiple etch removing the central portions of the multiple blocks 40 that are not protected by the oxide spacers 48, each second trench as shown in FIG. 2H. It leaves a pair of opposing multiple blocks 40 in the fields 34. An insulating deposition and anisotropic etch-back process is then used to form the insulating layer 50 along the exposed sides of the multiple blocks 40a inside the second trenches 34 (shown in FIG. 2I). The insulating material may be any insulating material (eg, ONO--oxide / nitride / oxide or other high dielectric materials). Preferably, the insulating material is an oxide, so that the oxide deposition / etch treatment also thickens the oxide spacers and results in the sea of each second trench 34 to expose the substrate 10, as shown in FIG. 2J. To remove the exposed portions of the oxide layer 36. In addition, when oxide layer 36 is removed at the bottom of each trench 34, the process also removes oxide in the STI between adjacent rows of active regions 22 in trench 34.

그후, 제 2 트렌치들(34)의 바다에서 노출된 기판 부분들 내에 제 1 (소스)영역들(52)을 형성하기 위해 적절한 이온 임플란트(및 가능한 어닐)가 구조의 표면 상에서 이루어진다. 소스 영역들(52)은 제 2 트렌치들(34)에 자체-배열되고, 활성 영역들(22)의 열에 실질적으로 수직인 계속적인 행을 형성하고, 기판(예를 들면, P 타입)의 제 1 전도성 타입과 다른 제 2 전도성 타입(예를 들면, N 타입)을 갖는다. 이온들은 질화 층(32)에 상당한 영향을 주지 못한다. 결과적인 활성 영역(22)는 도 2k에 도시된다.An appropriate ion implant (and possibly annealing) is then made on the surface of the structure to form the first (source) regions 52 in the exposed substrate portions at sea of the second trenches 34. The source regions 52 are self-arranged in the second trenches 34, form a continuous row substantially perpendicular to the column of the active regions 22, and are formed of a substrate (eg, P type). Have a second conductivity type (eg, N type) that is different from the one conductivity type. Ions do not significantly affect the nitride layer 32. The resulting active region 22 is shown in FIG. 2K.

산화물 증착 단계가 따라오고, 증착되고 형성될 제어 게이트(54)와 다중 블록(40) 간에 용량 결합이 발생하도록, 대략 적어도 100 옹스트롬의 산화 층(35), 형성될 부동 게이트-다중 블록(40)의 높이 보다 두껍지 않게 각각의 트렌치(34)의 바닥을 채운다. 그후 다중 증착 단계가 뒤따르고, 도 2l에 도시된 바와 같이, 다중 블록들(54)로 제 2 트렌치들(34)을 채우는데 사용되는 다중 CMP 에치(에치 정지로서 질화 층(32)을 사용함)가 뒤따른다. 따라서, 다중(54)은 연속하는 행 내의 각각의 트렌치(34)를 채운다. 질화물 에치가 따라오고, 질화물 에치는 질화 층(32)을 제거하고 다중 블록들(40)의 상위 에지들을 노출시킨다. 터널 산화 층(56)은 다음으로 열 산화, 산화 증착 또는 둘 모두에 의해 다중 블록들(40)의 노출된 상위 에지들 상에 형성된다. 또한, 산화물 형성 단계는, 기판(10) 상에 산화 층(30)을 가능한 두껍게 하여 다중 블록들(54)의 노출된 상부 표면들 상에 산화 층(58)을 형성한다. 주변 영역 내의 선택적인 Vt 임플란트는 활성 영역들(22)을 마스킹 오프함으로써 이러한 시간에 수행될 수 있다. 결과적인 활성 영역(22)는 도 2m 및 2n에 도시된다.An oxide layer 35 of at least 100 angstroms, a floating gate-multiblock 40 to be formed, so that a capacitive coupling occurs between the multi-block 40 and the control gate 54 to be deposited and formed, followed by an oxide deposition step. Fill the bottom of each trench 34 no thicker than its height. Multiple deposition steps are then followed, as shown in FIG. 2L, multiple CMP etch (using nitride layer 32 as etch stop) used to fill second trenches 34 with multiple blocks 54. Follows. Thus, multiple 54 fills each trench 34 in successive rows. A nitride etch follows, and the nitride etch removes the nitride layer 32 and exposes the upper edges of the multiple blocks 40. Tunnel oxide layer 56 is then formed on the exposed upper edges of multiple blocks 40 by thermal oxidation, oxidative deposition, or both. In addition, the oxide forming step makes the oxide layer 30 as thick as possible on the substrate 10 to form the oxide layer 58 on the exposed top surfaces of the multiple blocks 54. An optional Vt implant in the peripheral region can be performed at this time by masking off the active regions 22. The resulting active region 22 is shown in FIGS. 2M and 2N.

그후, 질화물 스페이서들(70)은 도 2n에 도시된 구조에 인접하여 형성된다. 이것은 전체 표면 상에 질화 규소(70)를 증착하고 그후 스페이서들(70)을 형성하는 질화물을 이방성 에칭함으로서 성취될 수 있다. 결과적인 구조는 도 2o에 도시된다.Nitride spacers 70 are then formed adjacent to the structure shown in FIG. 2N. This can be accomplished by depositing silicon nitride 70 on the entire surface and then anisotropically etching the nitride that forms the spacers 70. The resulting structure is shown in FIG. 2O.

전체 구조 상의 임플란트가 발생한다. 특히, 질화물 스페이서들(70) 간의 영역들에서 드레인 영역들(72)가 형성된다. 임플란트 에너지는 절연 산화물 아래로 확장하는데 충분하다. 따라서, 드레인 영역들(72)은 행 방향을 가로질러 계속된다. 결과적인 구조는 도 2p에 도시된다.Implants on the entire structure occur. In particular, drain regions 72 are formed in the regions between the nitride spacers 70. Implant energy is sufficient to extend below the insulating oxide. Thus, the drain regions 72 continue across the row direction. The resulting structure is shown in Figure 2p.

질화물 스페이서들(70)이 제거되고 결과적인 구조가 도 2q에 도시된다.The nitride spacers 70 are removed and the resulting structure is shown in FIG. 2Q.

마지막으로, 다중 증착 단계는 구조 상에 다중 층(62)(예를 들면, 대략 500Å 두께)을 형성하는데 사용된다. 포토 레지스트 증착 및 마스킹 단계들은 활성 영역(22) 상의 각각의 서로에 대해 이격된 다중 층의 줄들을 형성하기 위해 따라온다. 결과적인 활성 영역(22)은 도 2r에 도시된다. 각각의 다중 층(62)은 메모리 어 레이을 위한 워드 라인으로서 기능한다.Finally, multiple deposition steps are used to form multiple layers 62 (eg, approximately 500 microns thick) on the structure. Photoresist deposition and masking steps are followed to form multiple layers of rows spaced apart from each other on the active region 22. The resulting active region 22 is shown in FIG. 2R. Each multiple layer 62 functions as a word line for a memory array.

도 2r에 도시된 바와 같이, 본 발명의 프로세스는 메모리 셀들의 어레이를 형성하고, 각각의 메모리 셀(15)은 소스 영역들(52)과 드레인 영역(72) 간에 존재한다(소스 및 드레인이라는 용어는 동작 동안에 상호 변화될 수 있다는 것을 당업자들은 이해될 것임). 비평면 채널 영역은 소스/드레인 영역들(52/72)을 접속하고, 채널 영역은 두 개의 부분들, 즉 제 1 부분 및 제 2 부분을 갖는다. 채널 영역의 제 1 부분은 트렌치들(34) 중 하나의 측벽을 따르고, 제 1소스 영역(52a)에 인접한다. 채널 영역의 제 2 부분은 기판(10)의 평면을 따르고, 트렌치(34)와 드레인 영역(72) 간에 존재한다. 유전체 층은 채널 영역 상에 존재한다. 채널 영역의 제 1 부분 상에서, 유전체는 층(36a)이다. 부동 게이트(40a)는 층(36a) 상에 존재하고 채널 영역의 제 1 부분 상으로, 제 1 소스 영역(52a)에 인접한다. 다중 층(62)에 의해 형성된 게이트 전극(62)은 유전체 층(30) 상에 존재하고, 채널 영역의 제 2 부분 상에 존재한다. 제어 게이트(54)는 소스 영역(52)으로부터 절연되고, 부동 게이트(40a)에 용량 결합된다. 각각의 부동 게이트(40)는 기판(10)의 게이트 전극(62)과 기판(10)의 표면에 실질적으로 수직이다. 마지막으로, 각각의 소스 영역, 예를 들면, 소스 영역(52a) 및 그의 관련 제어 게이트, 예를 들면, 제어 게이트 (54a)는 하나의 측면에 대하여 동일한 활성 영역(22) 내에 인접한 메모리 셀(15)을 공유하고, 한편 드레인 영역(72)는 다른 측면에 대해 인접한 메모리 셀(15)을 공유한다.As shown in FIG. 2R, the process of the present invention forms an array of memory cells, each memory cell 15 being between source regions 52 and drain regions 72 (terms source and drain). Will be understood by one of ordinary skill in the art that The non-planar channel region connects the source / drain regions 52/72, and the channel region has two portions, the first portion and the second portion. The first portion of the channel region follows the sidewall of one of the trenches 34 and is adjacent to the first source region 52a. The second portion of the channel region is along the plane of the substrate 10 and is present between the trench 34 and the drain region 72. The dielectric layer is on the channel region. On the first portion of the channel region, the dielectric is layer 36a. Floating gate 40a resides on layer 36a and is adjacent to first source region 52a on the first portion of the channel region. The gate electrode 62 formed by the multilayer 62 is on the dielectric layer 30 and on the second portion of the channel region. Control gate 54 is insulated from source region 52 and capacitively coupled to floating gate 40a. Each floating gate 40 is substantially perpendicular to the gate electrode 62 of the substrate 10 and the surface of the substrate 10. Finally, each source region, eg, source region 52a and its associated control gate, eg, control gate 54a, is adjacent to the same active region 22 with respect to one side in memory cell 15. , While drain region 72 shares adjacent memory cells 15 to the other side.

모든 부동 게이트들(40)은 트렌치들(34) 내에 증착되고, 각각의 부동 게이트 는 접하며 채널 영역의 부분으로부터 절연된다. 또한, 각각의 부동 게이트(40)는, 기판 표면 위로 확장하고, 접하고 게이트 전극들(62) 중 하나로부터 절연된 에지에서 종결하는 상위 부분을 포함하므로, 산화 층(56)을 통한 하울러-노르트하임 터널링을 위한 경로를 제공한다. 각각의 제어 게이트(54)는 부동 게이트(44)를 따라 확장하고, 그들 간에 결합하는 개선된 전압을 위해, 부동 게이트들로부터 절연된다(산화 층(50)에 의해). All floating gates 40 are deposited in trenches 34, each floating gate abutting and insulated from a portion of the channel region. In addition, each floating gate 40 includes a top portion that extends over the substrate surface, abuts and terminates at an edge insulated from one of the gate electrodes 62, thereby providing a Howler-no through oxide layer 56. Provides a route for the Wertheim tunneling. Each control gate 54 extends along the floating gate 44 and is insulated from the floating gates (by the oxide layer 50) for improved voltage coupling between them.

어레이를 형성하는 복수의 메모리 셀들(15)에 관하여, 상호 접속은 다음과 같다. 동일한 열, 즉, 동일한 활성 영역(22)에 존재하는 메모리 셀들(15)에서,각각의 메모리 셀(15)에 대하여 게이트 전극을 형성하는 워드 라인(62)는 메모리 셀들(15) 각각에 대하여 Y 방향으로 확장된다. 동일한 행, 즉, 활성 영역들(22) 및 STI(26)를 가로지르는 메모리 셀들(15)에서, 소스 라인들(52) 및 관련 제어 게이트들(54)는 메모리 셀들(15) 각각에 대해 X 방향으로 계속하여 확장된다. 마지막으로, 앞서 볼 수 있는 것과 같이, 인접한 행들 내의 메모리 셀들(15)는 하나의 측면에 대해 동일한 소스 영역(52) 및 동일한 관련 제어 게이트(54)를 공유하고, 다른 측면에 대해 동일한 드레인 영역들(72)을 공유한다. 메모리 셀들(15) 각각은 네 개의 독립적으로 제어 가능한 단자들, 즉, 워드 라인(62), 제어 게이트(54) 및 드레인/소스 영역들(72/52)을 갖는다.With respect to the plurality of memory cells 15 forming the array, the interconnection is as follows. In memory cells 15 present in the same column, ie, in the same active region 22, the word line 62 forming a gate electrode for each memory cell 15 is Y for each of the memory cells 15. Extend in direction. In the same row, that is, memory cells 15 across the active regions 22 and the STI 26, the source lines 52 and associated control gates 54 are X for each of the memory cells 15. Continues to expand in the direction. Finally, as can be seen, memory cells 15 in adjacent rows share the same source region 52 and the same associated control gate 54 for one side, and the same drain regions for the other side. Share 72. Each of the memory cells 15 has four independently controllable terminals: a word line 62, a control gate 54 and drain / source regions 72/52.

당업자에 의해 이해되는 바와 같이, 라인들(52a, 52b, 52c, 등)은 매립된 확산 라인들이며, 접촉들은 메모리 셀들의 어레이의 라인들 외부로 통해야 한다. 하나의 접근법은 제어 게이트(54)와 유사한 다중 블록(54)를 사용하는 것이지만, 다 중 블록(54)는 어레이의 매립된 확산 라인들(52a, 52b, 52c, 등) 외부로 전기적으로 접촉한다. 또한, 어레이의 매립된 확산 라인들(52a, 52b, 52c, 등) 외부를 전기적으로 접촉하는 다중 블록(54)는 어레이 내에 존재하는 독립적인 제어 게이트(54)와 전기적 접촉이 아니어야 한다. 또한, 라인들(72a, 72b, 72c)은 매립된 확산 라인들이고, 접촉들은 이러한 라인들에 또한 제공되어야 한다. 따라서 메모리 셀들(15)의 어레이는 가상 접지 어레이이다. As will be appreciated by one of ordinary skill in the art, lines 52a, 52b, 52c, etc. are buried diffused lines and the contacts must go outside the lines of the array of memory cells. One approach is to use multiple blocks 54 similar to the control gate 54, but the multiple blocks 54 are in electrical contact outside the buried diffusion lines 52a, 52b, 52c, etc. of the array. . In addition, multiple blocks 54 in electrical contact outside the buried diffusion lines 52a, 52b, 52c, etc. of the array should not be in electrical contact with independent control gates 54 present in the array. In addition, the lines 72a, 72b, 72c are embedded diffusion lines, and contacts must also be provided to these lines. Thus, the array of memory cells 15 is a virtual ground array.

메모리 셀 동작Memory cell behavior

도 2r에 도시된 메모리 셀(15)의 동작이 이제부터 설명될 것이다.The operation of the memory cell 15 shown in FIG. 2R will now be described.

메모리 셀(15)을 삭제하기 위한 두 가지 방법들이 있다. 제 1 메모리 셀(15)은, 0 볼트를 드레인(72) 및 소스 영역(52)에 인가함으로써 삭제될 수 있다. 동일한 전압이 소스/드레인 영역들(52/72) 모두에 인가되므로, 어떠한 전화들도 채널 영역을 통과하지 못할 것이다. -8 내지 -15 볼트 정도의 음의 전압이 제어 게이트(54)에 인가된다. 마지막으로 +2 내지 +4 볼트 정도의 작은 양의 전압이 워드 라인(62)에 인가된다. 제어 게이트(54)는 부동 게이트(40)에 높은 용량 결합되기 때문에, 부도 게이트들(40)은 높은 음의 전압을 경험할 것이다. 이것은 부동 게이트(40)와 워드 라인(62) 간에 큰 전압차를 일으킨다. 부동 게이트(40)에 저장된 임의의 전자들은 제어 게이트(54)에 의해 억제되고, 워드 라인(62)에 인가된 양의 전압에 의해 당겨지고, 파울러-노르트하임 터널링의 메카니즘을 통해, 전자들은 부동 게이트(40)로부터 제거되고, 터널링 산화물(56)을 통해 워드 라인(62)로 터널링한다. 삭제를 위한 다중-대-다중 터널링의 메카니즘은 미국 특허 번호 제 5,029,130 호에 설명되고, 이러한 개시는 참조로서 여기에 완전히 통합된다.There are two ways to erase the memory cell 15. The first memory cell 15 may be erased by applying zero volts to the drain 72 and the source region 52. Since the same voltage is applied to both source / drain regions 52/72, no calls will pass through the channel region. A negative voltage on the order of -8 to -15 volts is applied to the control gate 54. Finally, a small amount of voltage, such as +2 to +4 volts, is applied to the word line 62. Since the control gate 54 is high capacitively coupled to the floating gate 40, the negative gates 40 will experience a high negative voltage. This causes a large voltage difference between the floating gate 40 and the word line 62. Any electrons stored in the floating gate 40 are suppressed by the control gate 54, drawn by the positive voltage applied to the word line 62, and through the mechanism of Fowler-Nordheim tunneling, It is removed from the floating gate 40 and tunnels through the tunneling oxide 56 to the word line 62. The mechanism of multi-to-multiple tunneling for deletion is described in US Pat. No. 5,029,130, which disclosure is fully incorporated herein by reference.

메모리 셀(15)을 삭제하기 위한 제 2 방법은 0 볼트를 드레인(72)에 인가하고, +2 내지 +5 볼트의 작은 양의 전압을 소스 영역(52)에 인가하는 것이다. -8 내지 -15 볼트 정도의 음의 전압이 제어 게이트(54)에 인가된다. 마지막으로 0 내지 -2 볼트 정보의 0 또는 작은 음의 전압이 워드 라인(62)에 인가된다. 워드 라인(62)는 양의 전압이 제공되지 않기 때문에,채널 영역은 턴온되지 않는다. 또한, 제어 게이트(54)는 부동 게이트(40)에 높은 용량 결합되기 때문에, 부동 게이트들(40)은 낮은 음의 전압을 경험할 것이다. 이것은 부동 게이트(40)와 소스 영역(52) 간의 큰 전압차를 일으킨다. 부동 게이트(40)에 저장된 임의의 전자들은 제어 게이트(54)에 의해 억제되고, 소스 영역(52)에 인가된 양의 전압에 의해 당겨지고, 파울러-노르트하임 터널링의 메카니즘을 통해, 전자들은 부동 게이트(40)로부터 제거되고, 산화물(35)을 통해 워드 라인(52)로 터널링한다. A second method for erasing memory cell 15 is to apply zero volts to drain 72 and a small amount of voltage from +2 to +5 volts to source region 52. A negative voltage on the order of -8 to -15 volts is applied to the control gate 54. Finally, a zero or small negative voltage of 0 to -2 volts information is applied to the word line 62. Since the word line 62 is not provided with a positive voltage, the channel region is not turned on. Also, since the control gate 54 is high capacitively coupled to the floating gate 40, the floating gates 40 will experience a low negative voltage. This causes a large voltage difference between the floating gate 40 and the source region 52. Any electrons stored in the floating gate 40 are suppressed by the control gate 54, attracted by the positive voltage applied to the source region 52, and through the Fowler-Nordheim tunneling mechanism, electrons It is removed from the floating gate 40 and tunnels through the oxide 35 to the word line 52.

프로그래밍programming

메모리 셀(15)의 프로그래밍은 다음과 같이 발생할 수 있다. 소스 영역(52)는 +3 내지 +5 볼트 사이의 양의 전압에서 유지된다. 제어 게이트(54)는 +8 내지 +10 볼트 사이의 양의 전압에서 유지된다. 워드 라인(62)는 1-3 볼트의 양의 전압에서 유지된다. 드레인 영역(72)는 접지 상태로 유지된다. 제어 게이트(54)는 부동 게이트(40)에 강한 용량 결합되기 때문에, 제어 게이트(54) 상의 +8 내지 +10 볼트의 양의 전압은 부동 게이트(40)가 높은 양의 전위를 경험하게 하고, 이것은 채널 영역의 제 1 부분 상에서 턴온하기 충분한 것이다. 워드 라인(62) 상의 1-3 볼트의 양의 전압은 채널 영역의 제 2 부분을 턴온하기에 충분한 것이다. 따라서, 전자들은 드레인 영역(72)로부터 소스 영역(52)로 채널 영역 내에서 가로지를 것이다. 그러나, 채널 영역이 평면으로부터 트렌치(32)로의 방향으로 실질적으로 90도 회전을 취하는 채널 영역 내의 접합에서, 전자들은, 부동 게이트(40)의 양의 높은 전압에 의해 발생된 전압에서의 갑작스런 증가를 경험할 것이다. 이것은 전자들이 부동 게이트(40)으로 주입되는 핫 채널이 되도록 한다. 프로그래밍을 위한 핫 채널 전자 주입의 메카니즘은 미국 특허 번호 제 5,029,130 호에 설명되고, 이러한 개시는 참조로써 여기에 완전히 통합된다. Programming of the memory cell 15 can occur as follows. Source region 52 is maintained at a positive voltage between +3 and +5 volts. Control gate 54 is maintained at a positive voltage between +8 and +10 volts. Word line 62 is maintained at a positive voltage of 1-3 volts. The drain region 72 is maintained in the ground state. Since the control gate 54 is capacitively coupled to the floating gate 40, a positive voltage of +8 to +10 volts on the control gate 54 causes the floating gate 40 to experience a high positive potential, This is sufficient to turn on on the first portion of the channel region. A positive voltage of 1-3 volts on word line 62 is sufficient to turn on the second portion of the channel region. Thus, electrons will cross in the channel region from drain region 72 to source region 52. However, at the junction in the channel region where the channel region takes a substantially 90 degree rotation in the direction from the plane to the trench 32, the electrons exhibit a sudden increase in the voltage generated by the positive high voltage of the floating gate 40. Will experience. This allows the electrons to be hot channels injected into the floating gate 40. The mechanism of hot channel electron injection for programming is described in US Pat. No. 5,029,130, which disclosure is fully incorporated herein by reference.

판독Reading

메모리 셀(15)의 판독은 다음과 같이 발생할 수 있다. 소스 영역(52)는 접지 전압에서 유지된다. 제어 게이트(54)는 Vdd의 양의 전압에서 유지된다. 워드 라인(62)은 Vdd의 양의 전압에서 유지되며, 이러한 전압은 정상적으로 채널 영역의 제 2 부분을 턴온하는데 충분한 것이다. 드레인 영역(52)은 +1.0 볼트와 같은 작은 양의 저압에서 유지된다. 부동 게이트(40)가 프로그래밍되지 않은 경우, 제어 게이트(54) 상의 Vdd 의 양의 전압은 채널 영역의 제 1 부분을 턴온하는데 충분한 것이다. 이러한 경우에서, 전자들은 소스 영역(52)으로부터 드레인 영역(72)까지 채널 영역 내에서 가로지를 것이다. 그러나, 부동 게이트(40)가 프로그래밍된 경우, 그때 제어 게이트(54) 상의 Vdd의 양의 전압은 채널 영역의 제 1 부분을 턴온하기에 충분하지 않다. 이러한 경우, 채널은 비전도성 상태이다. 따라서, 전류의 양 또는 드레인에서 감지된 전류의 유/무는 부동 게이트(40)의 프로그래밍의 상태를 결정한 다.Reading of the memory cell 15 can occur as follows. Source region 52 is maintained at ground voltage. Control gate 54 is maintained at a positive voltage of Vdd. Word line 62 is maintained at a positive voltage of Vdd, which is normally sufficient to turn on the second portion of the channel region. Drain region 52 is maintained at a small amount of low pressure, such as +1.0 volts. If the floating gate 40 is not programmed, the positive voltage of Vdd on the control gate 54 is sufficient to turn on the first portion of the channel region. In this case, electrons will cross in the channel region from source region 52 to drain region 72. However, if floating gate 40 is programmed, then the positive voltage of Vdd on control gate 54 is not sufficient to turn on the first portion of the channel region. In this case, the channel is in a non-conductive state. Thus, the amount of current or the presence / absence of the sensed current at the drain determines the state of programming of the floating gate 40.

메모리 셀 어레이 동작Memory Cell Array Behavior

메모리 셀들(15)의 어레이의 동작이 이제부터 설명될 것이다. 개략적으로, 메모리 셀들의 어레이는 도 3에 도시된다. 도 3에 도시된 바와 같이, 메모리 셀들(15)의 어레이는 복수의 열들, 15a(1-3) 및 15b(1-3), 및 행들, 15(a-b)1, 15(a-b)2 및 15(a-b)3로 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀(15)에 접속된 워드 라인(62)은 동일한 열 내의 다른 메모리 셀들(15)에 또한 접속된다. 소스 영역들(52) 및 제어 게이트들(54)은 동일한 행 내의 셀들(15)에 접속하고 다른 측면에 대해 메모리 셀들(15)에 의해 공유된다. 드레인 영역들(72)은 동일한 행 내의 셀들에 접속하고 다른 측면에 대해 메모리 셀들에 의해 공유된다. 하나의 행 내의 메모리 셀(15)은 하나의 측면에 대해 메모리 셀(15)과 공통 드레인 영역(72)을 갖고, 다른 측면에 대해 메모리 셀과 공통 소스 영역 및 제어 게이트(72)를 갖는다.The operation of the array of memory cells 15 will now be described. Briefly, an array of memory cells is shown in FIG. As shown in FIG. 3, the array of memory cells 15 includes a plurality of columns, 15a (1-3) and 15b (1-3), and rows, 15 (ab) 1, 15 (ab) 2 and 15. and a plurality of memory cells arranged in (ab) 3. The word line 62 connected to the memory cell 15 is also connected to other memory cells 15 in the same column. Source regions 52 and control gates 54 connect to cells 15 in the same row and are shared by memory cells 15 for the other side. Drain regions 72 connect to cells in the same row and are shared by memory cells for the other side. Memory cells 15 in one row have a memory cell 15 and a common drain region 72 on one side, and a memory cell, a common source region and a control gate 72 on the other side.

삭제delete

삭제 동작에서, 이전에 논의된 바와 같이, 동작의 두 개의 가능 모드들이 있다. 제 1 모드에서, 개개의 메모리 셀들(15)는 삭제될 수 잇다. 다양한 라인들에 공급된 전압은 다음과 같다. 선택된 메모리 셀(15)에 대한 드레인 영역(72)에서, 접지 전압이 공급된다. 선택되지 않은 메모리 셀(15)에 대한 드레인 영역(72)에서, 접지 전압이 또한 공급된다. 선택된 메모리 셀(15)에 대한 소스 영역(52)에서, 접지 전압이 공급된다. 선택되지 않은 메모리 셀(15)에 대한 소스 영역(52)에서, 접지 전압이 또한 공급된다. 선택된 메모리 셀(15)에 대한 워드 라인(62)에서, 대략 +2 내지 +4 볼트의 양의 전압이 공급된다. 선택되지 않은 메모리 셀(15)에 대한 워드 라인(62)에서, 접지 전압이 공급된다. 마지막으로, 선택된 메모리 셀(15)에 대한 제어 게이트(54)에서, -8 내지 -15 볼트 정보의 높은 음의 전압이 공급된다. 서택되지 않은 메모리 셀들(15)에 대한 제어 게이트(54)에서, 접지 전압이 공급된다.In the delete operation, as previously discussed, there are two possible modes of operation. In the first mode, individual memory cells 15 can be erased. The voltages supplied to the various lines are as follows. In the drain region 72 for the selected memory cell 15, a ground voltage is supplied. In the drain region 72 for the unselected memory cell 15, the ground voltage is also supplied. In the source region 52 for the selected memory cell 15, a ground voltage is supplied. In the source region 52 for the unselected memory cell 15, a ground voltage is also supplied. In the word line 62 for the selected memory cell 15, a positive voltage of approximately +2 to +4 volts is supplied. In the word line 62 for the unselected memory cell 15, a ground voltage is supplied. Finally, at the control gate 54 for the selected memory cell 15, a high negative voltage of -8 to -15 volts information is supplied. At the control gate 54 for unselected memory cells 15, a ground voltage is supplied.

이전에 논의된 바와 같이, 선택된 메모리 셀(15)에 대하여, 부동 게이트(40)에 대한 제어 게이트(54)의 높은 용량은 부동 게이트(40)가 높은 음의 전압을 경험하게 한다. 인접한 워드 라인(62) 상의 양의 전압은 전자들이 인접한 라인으로 끌리게 되도록 하며, 파울러-노르트하임 터널링의 메카니즘을 통해, 전자들이 부동 게이트(54)로부터 제거된다. 동일한 열 내의 선택되지 않은 메모리 셀들(15)에서, +2 내지 +4 볼트의 작은 양의 전압이 워드 라인(62)에 인가되지만, 동일한 열 내의 선택되지 않은 메모리 셀들(15)의 제어 게이트(54)는 접지 전압에서 유지되기 때문에, 동일한 열 내의 선택되지 않은 메모리 셀들(15)의 부동 게이트(40) 상의 전자들은 워드 라인(62)로 끌리지 않을 것이다. 동일한 행 내의 선택되지 않은 메모리 셀들(15)에서와 같이, 제어 게이트(54)는 그에 공급된 높은 음의 전압을 갖지만, 대응하는 워드 라인(62)은 접지 전압에서 유지된다. 따라서, 선택되지 않은 메모리 셀들(15)의 부동 게이트(40)으로부터 전자들을 끌어 당기는 양의 전압이 없다. 이러한 모드에서, 삭제는 비트-선택 가능하다.As previously discussed, for the selected memory cell 15, the high capacitance of the control gate 54 relative to the floating gate 40 causes the floating gate 40 to experience a high negative voltage. A positive voltage on adjacent word line 62 causes electrons to be attracted to the adjacent line and, through the mechanism of Fowler-Nordheim tunneling, electrons are removed from floating gate 54. In unselected memory cells 15 in the same column, a small amount of voltage from +2 to +4 volts is applied to the word line 62, but the control gate 54 of the unselected memory cells 15 in the same column. Is maintained at ground voltage, electrons on the floating gate 40 of the unselected memory cells 15 in the same column will not be attracted to the word line 62. As in unselected memory cells 15 in the same row, the control gate 54 has a high negative voltage supplied to it, but the corresponding word line 62 is maintained at ground voltage. Thus, there is no positive voltage attracting electrons from the floating gate 40 of the unselected memory cells 15. In this mode, erasure is bit-selectable.

삭제의 제 2 모드에서, 인가된 다양한 전압은 다음과 같다. 선택된 메모리 셀(15)에 대한 드레인 영역(72)에서, 접지 전압이 공급된다. 선택되지 않은 메모리 셀(15)에 대한 드레인 영역(72)에서, 접지 전압이 또하 공급된다. 선택된 메모리 셀(15)에 대한 소스 영역(52)에서, +2 내지 +5 볼트의 작은 양의 전압이 공급되다. 선택되지 않은 메모리 셀(15)에 대한 소스 영역(52)에서, 접지 전압이 공급된다. 선택된 메모리 셀(15)에 대한 워드 라인(62)에서, 대략 0 내지 -2 볼트의 작은 음의 전압이 접지에 공급된다. 선택되지 않은 메모리 셀들(15)에 대한 워드 라인(62)에서, 대략 0 내지 -2 볼트의 작은 음의 전압이 접지에 공급된다. 마지막으로, 선택된 메모리 셀(15)에 대한 제어 게이트(54)에서, -8 내지 -15 볼트 정도의 높은 음의 전압이 공급된다. 선택되지 않은 메모리 셀들(15)에 대한 제어 게이트(54)에서, 접지 전압이 공급된다. In the second mode of erasing, the various voltages applied are as follows. In the drain region 72 for the selected memory cell 15, a ground voltage is supplied. In the drain region 72 for the unselected memory cell 15, the ground voltage is again supplied. In the source region 52 for the selected memory cell 15, a small amount of voltage of +2 to +5 volts is supplied. In the source region 52 for the unselected memory cell 15, a ground voltage is supplied. In the word line 62 for the selected memory cell 15, a small negative voltage of approximately 0 to -2 volts is supplied to ground. In word line 62 for unselected memory cells 15, a small negative voltage of approximately 0 to -2 volts is supplied to ground. Finally, at the control gate 54 for the selected memory cell 15, a high negative voltage of about -8 to -15 volts is supplied. At the control gate 54 for the unselected memory cells 15, a ground voltage is supplied.

이러한 동작 모드에서, 동일한 행 내의 모든 메모리 셀들(15)은 동시에 삭제된다. 따라서, 이러한 모드에서, 삭제는 행 선택 가능하다. 선택된 행 내의 메모리 셀(15)에서, 부동 게이트(40)에 대한 제어 게이트(54)의 높은 용량은 부동 게이트(40)가 높은 음의 전압을 경험하게 한다. 인접한 소스 영역(52) 상의 양의 전압은 전자들이 인접한 소스 영역으로 끌리도록 하고, 파울러-노르트하임 터널링의 메카니즘을 통해, 전자들은 부동 게이트(54)로부터 제거된다. 선택되지 않은 행들 내의 메모리 셀들(15)에서, 제어 게이트(54)는 접지에서 유지된다. 마지막으로, 모든 워드 라인들(62)로 공급된 음의 전압에 대한 접지는 모든 메모리 셀들(15)의 채널 영역들이 턴온되지 않을 것이라는 것을 보장한다. In this mode of operation, all memory cells 15 in the same row are deleted at the same time. Thus, in this mode, deletion is row selectable. In the memory cells 15 in the selected row, the high capacitance of the control gate 54 relative to the floating gate 40 causes the floating gate 40 to experience a high negative voltage. A positive voltage on adjacent source region 52 causes electrons to be attracted to an adjacent source region, and through the mechanism of Fowler-Nordheim tunneling, electrons are removed from floating gate 54. In memory cells 15 in unselected rows, control gate 54 is held at ground. Finally, grounding for the negative voltage supplied to all word lines 62 ensures that the channel regions of all memory cells 15 will not be turned on.

프로그램program

메모리 셀(15b2)의 부동 게이트(40)는 프로그래밍된 것이라고 가정하자. 그때 앞선 논의에 기초하여, 다양한 라인들에 인가된 전압들은, 즉, 라인(72b)는 접 지이며, 한편, 모든 다른 드레인 영역들(72a)는 Vdd이고, 라인(52a)은 +3 내지 +5 볼트이며, 한편, 모든 다른 소스 라인들(52b)은 접지이고, 라인(62b)은 +1 내지 +3 볼트이며, 한편, 모든 다른 워드 라인(62a)은 -2 볼트 접지이고, 라인(54a)는 +8 내지 +10 볼트이며, 한편 모든 다른 라인들(54b)는 접지인 것과 같다. 선택되지 않은 메모리 셀들(15) 상의 "외란(disturbance)"은 다음과 같다.Assume that the floating gate 40 of the memory cell 15b2 is programmed. Based on the foregoing discussion then, the voltages applied to the various lines, that is, line 72b is ground, while all other drain regions 72a are Vdd, and line 52a is +3 to + +. 5 volts, while all other source lines 52b are ground, line 62b is +1 to +3 volts, while all other word lines 62a are -2 volts ground, and line 54a ) Is +8 to +10 volts, while all other lines 54b are like ground. The " disturbance " on the unselected memory cells 15 is as follows.

선택되지 않은 열 내의 메모리 셀들(15)에서, 워드 라인들(62a)로의 0 내지 -2 볼트의 인가는, 그러한 메모리 셀들 15a(1-n), 및 15c(1-n)에 대한 채널 영역들 중 어느 것도 턴온되지 않는다는 것을 의미하는데, 채널 영역의 제 2 부분(워드 라인(62a)이 제어하는 부분)이 턴온되지 않기 때문이다. 따라서, 외란은 없다. 동일하게 선택된 열 내에 있지만, 선택된 메모리 셀(15)과 공통으로 소스 영역(52) 및 제어 게이트(54)를 갖는 측면에 대해 선택되지 않은 행 내에 있는 메모리 셀(15b1)에서, 라인(72a)에 대한 Vdd의 인가는, 거의 또는 어떠한 전류도 메모리 셀(15b1) 내에 통하지 않을 것이라는 것을 의미한다. 마지막으로, 동일하게 선택된 열 내에 있지만, 선택된 메모리 셀(15)과 공통으로 드레인 영역(72)을 갖는 측면에 대해 선택되지 않은 행 내에 있는 메모리 셀(15b3)에서, 라인(54b) 및 라인(52b)에 대한 접지의 인가는, 거의 또는 어떠한 전류도 메모리 셀(15b3) 내에 통하지 않을 것이라는 것을 의미한다.In memory cells 15 in an unselected column, the application of 0 to -2 volts to word lines 62a results in channel regions for such memory cells 15a (1-n), and 15c (1-n). None of these means that the second portion of the channel region (the portion controlled by the word line 62a) is not turned on. Therefore, there is no disturbance. In memory cell 15b1 that is in the same selected column but in a row that is not selected for the side having source region 52 and control gate 54 in common with selected memory cell 15, at line 72a. Application of Vdd to means that little or no current will pass through the memory cell 15b1. Finally, in memory cells 15b3 that are in the same selected column but in a row that is not selected for the side having drain region 72 in common with the selected memory cell 15, line 54b and line 52b The application of ground to) means that little or no current will pass through the memory cell 15b3.

판독Reading

메모리 셀(15b2)의 부동 게이트(40)이 판독되는 것으로 가정하자. 그때, 앞선 논의에 기초하여, 다양한 라인들에 인가된 전압들, 즉, 드레인 영역 라인(72b) 는 약 +1 볼트의 양의 전압에서 유지되며, 한편 선택되지 않은 드레인(72a)은 접지에서 유지되는 것과 같다. 제어 게이트 라인(54a)는 Vdd의 양의 전압에서 유지되며, 한편 선택되지 않은 제어 게이트들(54b)는 접지에서 유지된다. 선택된 워드 라인(62b)는 Vdd의 양의 전압에서 유지되며, 한편, 선택되지 않은 라인들(62a)은 접지에서 유지된다. 마지막으로 선택된 라인(52a)는 접지에서 유지되고, 한편, 선택된 드레인 라인(72b)에 바로 인접한, 선택되지 않은 소스 라인들(52b)은 1 볼트에서 유지되고, 한편, 선택되지 않은 드레인 라인(72a)에 바로 인접한, 선택되지 않은 소스 라인(52)은 접지에서 유지된다. 따라서, 선택된 메모리 셀(15)에 하나의 측면에 대한 모든 메모리 셀들(15)은 소스(52) 및 드레인(72)에 인가된 동일한 전압들을 가질 것이며, 한편 다른 측면에 대한 모든 메모리 셀들은 유사하게 소스(52) 및 드레인(72)에 인가된 동일한 전압들을 가질 것이다. 선택되지 않은 메모리 셀들(15) 상의 "외란"은 다음과 같다.Assume that the floating gate 40 of the memory cell 15b2 is read. Then, based on the foregoing discussion, the voltages applied to the various lines, i.e., drain region line 72b, are maintained at a positive voltage of about +1 volts, while unselected drain 72a is held at ground. It is like being. Control gate line 54a is maintained at a positive voltage of Vdd, while unselected control gates 54b are maintained at ground. Selected word line 62b is maintained at a positive voltage of Vdd, while unselected lines 62a are held at ground. The last selected line 52a is held at ground, while the unselected source lines 52b, immediately adjacent to the selected drain line 72b, are kept at 1 volt, while the unselected drain line 72a The non-selected source line 52, immediately adjacent to), remains at ground. Thus, all memory cells 15 on one side to selected memory cell 15 will have the same voltages applied to source 52 and drain 72, while all memory cells on the other side are similarly similar. Will have the same voltages applied to the source 52 and the drain 72. "Disturbance" on the unselected memory cells 15 is as follows.

선택되지 않은 열들 내의 메모리 셀들(15)에서, 워드 라인(62)에 0 볼트를 인가하는 것은 그러한 메모리 셀들(15)에 대한 어떠한 채널 영역들도 턴온되지 않는다는 것을 의미한다. 따라서, 외란은 없다. 동일하게 선택된 열 내에 있지만, 선택되지 않은 행들 내에 있는 메모리 셀(15b1 및 15b3)에서, 그러한 메모리 셀들의 소스/드레인(52/72)에 동일한 전압을 인가하는 것은 채널 영역이 턴온되지 않을 것이라는 것을 의미한다. 따라서, 메모리 셀(15b2)에 대한 외란은 거의 발생하지 않거나 없을 것이다. In memory cells 15 in unselected columns, applying zero volts to word line 62 means that no channel regions for such memory cells 15 are turned on. Therefore, there is no disturbance. In memory cells 15b1 and 15b3 that are in the same selected column but in the unselected rows, applying the same voltage to the source / drain 52/72 of those memory cells means that the channel region will not be turned on. do. Thus, disturbance to the memory cell 15b2 hardly occurs or will not occur.

앞선 설명으로부터, 새롭고, 고밀도 불휘발성 메모리 셀, 어레이 및 제조 방법이 개시된다는 것을 알 수 있다. 단일 비트가 메모리 셀 내의 각 부동 게이트에 저장되는 바람직한 실시예가 설명되었지만, 단일 메모리 셀 내의 부동 게이트 상에 다중-비트들을 저장하기 위한 것, 그에 의해 저장의 밀도를 더 증가시키는 것은 본 발명의 정신 내에 있다는 것은 이해되야야 한다. From the foregoing, it can be seen that new, high density nonvolatile memory cells, arrays and fabrication methods are disclosed. Although a preferred embodiment has been described in which a single bit is stored at each floating gate in a memory cell, it is within the spirit of the present invention to store multiple bits on a floating gate in a single memory cell, thereby further increasing the density of storage. It must be understood.

Claims

불휘발성 메모리 셀로서,A nonvolatile memory cell,

제 1 전도성 타입의 실질적으로 단결정 반도전성 물질로서, 실질적인 평면을 가지며, 트렌치가 상기 물질의 상기 표면 내에 있고, 상기 트렌치는 측벽 및 바닥벽을 갖는, 상기 단결정 반도체 물질,A substantially single crystal semiconducting material of a first conductivity type, wherein the single crystal semiconductor material has a substantially planar surface, a trench is in the surface of the material, the trench has sidewalls and bottom walls,

상기 제 1 전도성 타입과 다른 제 2 전도성 타입의 제 1 영역으로서, 상기 평면을 따라 상기 물질 내에 있는 상기 제 1 영역, A first region of a second conductivity type different from the first conductivity type, the first region being in the material along the plane,

상기 트렌치의 상기 바닥벽을 따라 상기 물질 내에 있는 상기 제 2 전도성 타입의 제 2 영역,A second region of the second conductivity type in the material along the bottom wall of the trench,

제 1 부분 및 제 2 부분을 갖고, 전하들의 전도를 위해 상기 제 1 및 제 2 영역들을 접속하는 채널 영역으로서, 상기 제 1 부분은 상기 제 1 영역에 인접하여 상기 표면을 따르고, 상기 제 2 부분은 상기 제 2 영역에 인접하여 상기 측벽을 따르는, 상기 채널 영역,A channel region having a first portion and a second portion, said channel region connecting said first and second regions for conduction of charges, said first portion along said surface adjacent said first region, said second portion Is along the sidewall adjacent to the second region, the channel region,

상기 채널 영역 상의 유전체,A dielectric on the channel region,

상기 유전체 상에 있고, 상기 채널 영역의 상기 제 2 부분으로부터 이격된, 상기 트렌치 내의 부동 게이트,A floating gate in the trench, on the dielectric, spaced apart from the second portion of the channel region,

상기 채널 영역의 상기 제 1 부분으로부터 이격된, 상기 유전체 상의 제 1 게이트 전극, 및A first gate electrode on the dielectric, spaced from the first portion of the channel region, and

상기 부동 게이트에 용량 결합된, 상기 트렌치 내의 제 2 게이트 전극을 포 함하는, 불휘발성 메모리 셀.And a second gate electrode in the trench, capacitively coupled to the floating gate.

제 1항에 있어서, 상기 실질적으로 단결정 반도전성 물질은 단결정 규소인, 불휘발성 메모리 셀.The nonvolatile memory cell of claim 1, wherein the substantially single crystal semiconducting material is single crystal silicon.

제 1항에 있어서, 상기 부동 게이트는 상기 제 1 게이트 전극에 실질적으로 인접하는 팁을 갖는, 불휘발성 메모리 셀.The nonvolatile memory cell of claim 1, wherein the floating gate has a tip substantially adjacent to the first gate electrode.

제 3항에 있어서, 상기 부동 게이트로부터 상기 제 1 게이트 전극으로 전자들의 파울러-노르트하임 터널링(Fower-Nordheim tunneling)을 허용하는, 상기 팁과 상기 제 1 게이트 전극 간의 제 2 유전체를 더 포함하는, 불휘발성 메모리 셀.4. The method of claim 3, further comprising a second dielectric between the tip and the first gate electrode to allow Fowler-Nordheim tunneling of electrons from the floating gate to the first gate electrode. , Nonvolatile memory cell.

제 1항에 있어서, 상기 부동 게이트로부터 상기 제 2 영역으로 전자들의 파울러-노르트하임 터널링을 허용하는, 상기 부동 게이트와 상기 트렌치의 상기 바닥벽 간의 제 2 유전체를 더 포함하는, 불휘발성 메모리 셀.The nonvolatile memory cell of claim 1, further comprising a second dielectric between the floating gate and the bottom wall of the trench to allow Fowler-Nordheim tunneling of electrons from the floating gate to the second region. .

복수의 행들 및 열들로 배열된 불휘발성 메모리 셀들의 어레이로서, 상기 어레이는,An array of nonvolatile memory cells arranged in a plurality of rows and columns, the array comprising:

제 1 전도성 타입의 실질적으로 단결정 반도전성 물질로서, 실질적인 평면을 가지며, 복수의 트렌치들이 상기 물질의 상기 표면 내에 있고, 상기 트렌치들 각각 은 측벽 및 바닥벽을 갖는, 상기 단결정 반도전성 물질,A substantially single crystal semiconducting material of a first conductivity type, said single crystal semiconducting material having a substantially planar surface, wherein a plurality of trenches are in said surface of said material, each of said trenches having sidewalls and bottom walls,

상기 반도전성 기판 물즐 내에 복수의 행들 및 열들로 배열된 복수의 불휘발성 메모리 셀들로서, 각각의 셀들은:A plurality of nonvolatile memory cells arranged in a plurality of rows and columns in the semiconductive substrate droplet, wherein each cell is:

상기 제 1 전도성 타입과 다른 제 2 전도성 타입의 제 1 영역으로서, 상기 표면을 따라 상기 물질 내에 있는, 상기 제 1 영역, A first region of a second conductivity type different from the first conductivity type, the first region being in the material along the surface,

상기 트렌치의 상기 바닥벽을 따라 상기 물질 내에 있는 상기 제 2 전도성 타입의 제 2 영역, A second region of the second conductivity type in the material along the bottom wall of the trench,

제 1 부분 및 제 2 부분을 갖고, 전하들의 전도를 위해 상기 제 1 및 제 2 영역들을 접속하는 채널 영역으로서, 상기 제 1 부분은 상기 제 1 영역에 인접하여 상기 표면을 따르고, 상기 제 2 부분은 상기 제 2 영역에 인접하여 상기 측벽을 따르는, 상기 채널 영역, A channel region having a first portion and a second portion, said channel region connecting said first and second regions for conduction of charges, said first portion along said surface adjacent said first region, said second portion Is along the sidewall adjacent to the second region, the channel region,

상기 채널 영역 상의 유전체, A dielectric on the channel region,

상기 채널 영역의 상기 제 2 부분으로부터 이격된, 상기 유전체 상의 부동 게이트, A floating gate on the dielectric, spaced apart from the second portion of the channel region,

상기 채널 영역의 상기 제 1 부분으로부터 이격된, 상기 유전체 상의 제 1 게이트 전극, 및 A first gate electrode on the dielectric, spaced from the first portion of the channel region, and

상기 부동 게이트에 용량 결합된, 상기 트렌치 내의 제 2 게이트 전극을 포함하는, 상기 복수의 불휘발성 메모리 셀들을 포함하고, Including the plurality of nonvolatile memory cells, the second gate electrode in the trench, capacitively coupled to the floating gate,

동일한 행의 상기 셀들은 공통으로 상기 제 1 게이트 전극을 가지며,The cells in the same row have the first gate electrode in common,

동일한 열의 상기 셀들은 공통으로 상기 제 1 영역, 상기 제 2 영역, 상기 제 2 게이트 전극을 가지며,The cells of the same column have the first region, the second region, and the second gate electrode in common,

인접한 열들의 상기 셀들은 하나의 측면에 대해 공통으로 상기 제 1 영역을 가지며, 다른 측면에 대해 공통으로 상기 제 2 게이트 전극 및 상기 제 2 영역을 갖는, 불휘발성 메모리 셀들의 어레이.And said cells of adjacent columns have said first region in common for one side and said second gate electrode and said second region in common for the other side.

제 6항에 있어서, 상기 실질적으로 단결정 반도전성 물질은 단결정 규소인, 불휘발성 메모리 셀들의 어레이.7. The array of nonvolatile memory cells of claim 6 wherein the substantially single crystal semiconducting material is single crystal silicon.

제 6항에 있어서, 각각의 셀들 내의 상기 부동 게이트는 상기 제 1 게이트 전극에 실질적으로 인접한 팁을 갖는, 불휘발성 메모리 셀들의 어레이.7. The array of nonvolatile memory cells of claim 6 wherein the floating gate in each cell has a tip substantially adjacent the first gate electrode.

제 8항에 있어서, 각각의 셀들은 상기 부동 게이트로부터 상기 제 1 게이트 전극으로 전자들의 파울러-노르트하임 터널링을 허용하는, 상기 팁과 상기 제 1 게이트 전극 간의 제 2 유전체를 더 포함하는, 불휘발성 메모리 셀들의 어레이.9. The fire of claim 8, wherein each cell further comprises a second dielectric between the tip and the first gate electrode to allow Fowler-Nordheim tunneling of electrons from the floating gate to the first gate electrode. Array of volatile memory cells.

제 6항에 있어서, 각각의 셀은 상기 부동 게이트로부터 상기 제 2 영역으로 전자들의 파울러-노르트하임 터널링을 허용하는, 상기 부동 게이트와 상기 트렌치의 상기 바닥벽 간의 제 2 유전체를 더 포함하는, 불휘발성 메모리 셀들의 어레이.7. The cell of claim 6, wherein each cell further comprises a second dielectric between the floating gate and the bottom wall of the trench to allow Fowler-Nordheim tunneling of electrons from the floating gate to the second region. Array of nonvolatile memory cells.

제 6항에 있어서, 절연 영역은 셀들의 인접한 행들을 분리시키는, 불휘발성 메모리 셀들의 어레이.7. The array of nonvolatile memory cells of claim 6 wherein the isolation region separates adjacent rows of cells.

제 1 전도성 타입의 실질적으로 단결정 반도전성 기판 물질 내에 불휘발성 메모리 셀들의 어레이를 제조하는 방법으로서, 상기 불휘발성 메모리 셀들의 어레이는 상기 반도전성 기판 물질 내에 복수의 행들 및 열들로 배열된 복수의 불휘발성 메모리 셀들을 가지며, 상기 방법은,A method of fabricating an array of nonvolatile memory cells in a substantially single crystal semiconductive substrate material of a first conductivity type, wherein the array of nonvolatile memory cells is arranged in a plurality of rows and columns arranged in the semiconductive substrate material. Volatile memory cells, the method comprising:

이격된 절연 영역들을 상기 반도전성 기판 상에 형성하는 단계로서, 상기 절연 영역들은 서로에 대해 실질적으로 평행이고 상기 열 방향으로 확장하며 활성 영역은 인접한 절연 영역들 각각의 쌍 사이에 있고, 상기 반도전성 기판은 실질적인 평면을 갖는, 상기 절연 영역들 형성 단계,Forming spaced apart insulating regions on the semiconductive substrate, wherein the insulating regions are substantially parallel to each other and extend in the column direction and an active region is between each pair of adjacent insulating regions and wherein the semiconductive Forming the insulating regions, the substrate having a substantially planar surface,

상기 활성 영역들 각각에 복수의 메모리 셀들을 형성하는 단계를 포함하고, 상기 메모리 셀들 각각의 형성 단계는,Forming a plurality of memory cells in each of the active regions, wherein forming each of the memory cells comprises:

상기 기판의 상기 표면에 트렌치를 형성하는 단계로서, 상기 트렌치는 측벽 및 바닥벽을 갖는, 상기 트렌치 형성 단계, Forming a trench in the surface of the substrate, the trench having sidewalls and bottom walls;

상기 트렌치 내에, 상기 측벽을 따라 그 측벽으로부터 절연된 부동 게이트를 형성하는 단계, Forming, in the trench, a floating gate insulated from the sidewalls along the sidewalls,

상기 트렌치의 상기 바닥벽을 따라 상기 기판 내에 제 1 영역을 형성하는 단계로서, 상기 제 1 영역은 상기 제 1 전도성 타입과 다른 제 2 전도성 타입인, 상기 제 1 영역 형성 단계, Forming a first region in the substrate along the bottom wall of the trench, the first region being a second conductivity type different from the first conductivity type,

상기 트렌치 내에 제 1 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극은 상기 제 1 영역으로부터 절연되고 상기 부동 게이트에 용량 결합된, 상기 제 1 게이트 전극 형성 단계, Forming a first gate electrode in the trench, wherein the first gate electrode is insulated from the first region and capacitively coupled to the floating gate;

상기 기판의 표면을 따라 상기 기판 내에 상기 제 2 전도성 타입의 제 2 영역을 형성하는 단계로서, 상기 제 2 영역은 상기 트렌치로부터 이격되는, 상기 제 2 영역 형성 단계, Forming a second region of the second conductivity type in the substrate along a surface of the substrate, the second region being spaced apart from the trench,

상기 제 2 영역과 상기 트렌치 사이에 상기 표면으로부터 이격된 제 2 게이트 전극을 형성하는 단계를 포함하는, 불휘발성 메모리 셀들의 어레이 제조 방법. Forming a second gate electrode spaced apart from the surface between the second region and the trench.

제 12항에 있어서, 상기 제 1 게이트 전극을 형성하는 상기 단계는 복수의 열들을 가로질러 계속해서 상기 행 방향으로 상기 제 1 게이트 전극을 형성하는 단계를 포함하는, 불휘발성 메모리 셀들의 어레이 제조 방법. 13. The method of claim 12, wherein forming the first gate electrode comprises continuing to form the first gate electrode in the row direction across a plurality of columns. .

제 12항에 있어서, 상기 제 2 게이트 전극을 형성하는 상기 단계는 복수의 행들을 가로질러 계속하여 상기 열 방향으로 제 2 게이트 전극을 형성하는 단계를 포함하는, 불휘발성 메모리 셀들의 어레이 제조 방법. 13. The method of claim 12, wherein forming the second gate electrode comprises forming a second gate electrode in the column direction continuously across a plurality of rows.

제 14항에 있어서, 상기 제 1 영역 및 상기 제 2 영역을 형성하는 상기 단계는 복수의 열들 상에 계속하여 상기 행 방향으로 상기 제 1 영역 및 상기 제 2 영역을 형성하는 단계를 포함하는, 불휘발성 메모리 셀들의 어레이를 제조하는 방법. 15. The method of claim 14, wherein forming the first region and the second region comprises forming the first region and the second region in a row direction continuously on a plurality of columns. A method of fabricating an array of volatile memory cells.

제 15항에 있어서, 동일한 행 의 상기 셀들은 공통으로 상기 제 2 게이트 전극을 갖고, 상기 동일한 열의 상기 셀들은 공통으로 상기 제 1 영역, 상기 제 2 영역, 상기 제 1 게이트 전극을 갖고, 인접한 열들의 상기 셀은 하나의 측면에 대해 공통으로 상기 제 2 영역을 갖고, 및 다른 측면에 대해 공통으로 상기 제 1 게이트 전극 및 상기 제 1 영역을 갖는, 불휘발성 메모리 셀들의 어레이 제조 방법. 16. The cell of claim 15, wherein the cells in the same row have the second gate electrode in common, and the cells in the same column have the first region, the second region, and the first gate electrode in common, and adjacent columns Wherein said cell has said second region in common for one side, and has said first gate electrode and said first region in common for the other side.

제 1 전도성 타입의 실질적으로 단결정 반도전성 기판 내에 불휘발성 메모리 셀을 제조하는 방법으로서, 상기 기판은 실질적인 평면을 가지며, 상기 방법은,A method of fabricating a nonvolatile memory cell in a substantially single crystal semiconductive substrate of a first conductivity type, the substrate having a substantially planar surface, the method comprising:

상기 기판의 상기 표면에 트렌치를 형성하는 단계로서, 상기 트렌치는 측벽 및 바닥벽을 갖는, 상기 트렌치 형성 단계,Forming a trench in the surface of the substrate, the trench having sidewalls and bottom walls;

상기 트렌치 내에, 상기 측벽을 따라 그 측벽으로부터 절연된 부동 게이트를 형성하는 단계,Forming, in the trench, a floating gate insulated from the sidewalls along the sidewalls,

상기 트렌치의 상기 바닥벽을 따라 상기 기판 내에 제 1 영역을 형성하는 단계로서, 상기 제 1 영역은 상기 제 1 전도성 타입과 다른 제 2 전도성 타입인, 상기 제 1 영역 형성 단계,Forming a first region in the substrate along the bottom wall of the trench, the first region being a second conductivity type different from the first conductivity type,

상기 트렌치 내에 제 1 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극은 상기 제 1 영역으로부터 절연되고 상기 부동 게이트에 용량 결합된, 상기 제 1 게이트 전극 형성 단계,Forming a first gate electrode in the trench, wherein the first gate electrode is insulated from the first region and capacitively coupled to the floating gate;

상기 제 2 영역과 상기 트렌치 사이에 상기 표면으로부터 이격된 제 2 게이트 전극을 형성하는 단계를 포함하는, 불휘발성 메모리 셀 제조 방법. Forming a second gate electrode spaced apart from the surface between the second region and the trench.

제 17항에 있어서, 상기 제 2 부동 게이트로부터 상기 제 2 게이트 전극으로 전자들의 파울러-노르트하임 터널링을 허용하는 두께로 상기 제 2 게이트 전극과 상기 부동 게이트 간에 절연 물질을 형성하는 단계를 더 포함하는, 불휘발성 메모리 셀 제조 방법.18. The method of claim 17, further comprising forming an insulating material between the second gate electrode and the floating gate to a thickness that allows Fowler-Nordheim tunneling of electrons from the second floating gate to the second gate electrode. Method of manufacturing a nonvolatile memory cell.

제 17항에 있어서, 상기 부동 게이트로부터 상기 제 2 영역으로 전자들의 파울러-노르트하임 터널링을 허용하는 상기 트렌치의 상기 바닥벽과 상기 부동 게이트 간에 절연 물질을 형성하는 단계를 더 포함하는, 불휘발성 메모리 셀 제조 방법.18. The method of claim 17, further comprising forming an insulating material between the bottom wall of the trench and the floating gate that allows Fowler-Nordheim tunneling of electrons from the floating gate to the second region. Memory cell manufacturing method.

제 18항에 있어서, 상기 부동 게이트 형성하는 상기 단계는 상기 기판 표면 위에 상기 부동 게이트를 형성하는 단계를 포함하는, 불휘발성 메모리 셀 제조 방법.19. The method of claim 18, wherein forming the floating gate comprises forming the floating gate over the substrate surface.