KR20060030717A - Manufacturing method for semiconductor device - Google Patents

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KR20060030717A
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KR1020040079578A
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유석원
김동현
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삼성전자주식회사
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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은, 먼저, 반도체 기판 상에 액티브 영역을 한정한다. 다음, 기판 상에 버퍼 산화막 및 반사 방지막을 차례로 증착한다. 이어, 게이트 전극 한정용 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 버퍼 산화막, 반사 방지막 및 기판을 차례로 식각하여, 기판 하부로부터 제1 두께의 깊이로 식각된 리세스면을 형성한다. 다음, 결과물 상에 스페이서용 절연막을 증착하고 이방성 식각하여 결과물의 측벽을 따라 형성된 식각 방지용 스페이서를 형성한다. 이어, 버퍼 산화막, 반사 방지막 및 식각 방지용 스페이서를 마스크로 하여 기판 하부로부터 제2 두께의 깊이로 식각된 리세스 트렌치를 형성한다. 다음, 액티브 영역의 경계면에 잔존하는 실리콘을 습식 식각 공정 방식으로 제거한다. 이어, 식각 방지용 스페이서의 잔여물을 제거한다. A method for manufacturing a semiconductor device is provided. In the method of manufacturing a semiconductor element, first, an active region is defined on a semiconductor substrate. Next, a buffer oxide film and an antireflection film are sequentially deposited on the substrate. Subsequently, a mask pattern for defining a gate electrode is formed, and a buffer oxide film, an antireflection film, and a substrate are sequentially etched using the mask pattern to form a recessed surface etched to a depth of a first thickness from the bottom of the substrate. Next, an insulating film for a spacer is deposited on the resultant and then anisotropically etched to form an etch stop spacer formed along the sidewall of the resultant. Subsequently, a recess trench etched to a depth of a second thickness is formed from the lower portion of the substrate using the buffer oxide film, the antireflection film, and the etching prevention spacer as a mask. Next, the silicon remaining at the interface of the active region is removed by a wet etching process. Then, the residue of the etch stop spacer is removed.

액티브 영역, 스페이서, 리세스 트렌치Active Area, Spacers, Recess Trench

Description

반도체 소자의 제조 방법{Manufacturing method for semiconductor device}Manufacturing method for semiconductor device

도 1a, 도 2a, 도 3, 도 4a 및 도 5a는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 공정순서에 따라 도시한 평면도이다.1A, 2A, 3, 4A, and 5A are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, according to a process sequence.

도 1b, 도 2b, 도 4b 및 도 5b는 상기 도 1a, 도 2a, 도 4a 및 도 5a에서의 Y-Y'선을 따라 잘라 도시한 각각의 단면도들이다. 1B, 2B, 4B, and 5B are cross-sectional views taken along the line Y-Y 'of FIGS. 1A, 2A, 4A, and 5A.

도 6은 종래 기술에 따른 리세스 게이트 전극 구조를 갖는 반도체 소자의 평면도이다. 6 is a plan view of a semiconductor device having a recess gate electrode structure according to the prior art.

(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

100: 반도체 기판 110: 소자 분리 영역100: semiconductor substrate 110: device isolation region

120: 액티브 영역 210: 버퍼 산화막120: active region 210: buffer oxide film

220: 반사 방지막 300: 식각 방지용 스페이서220: antireflection film 300: etching prevention spacer

400: 리세스 트렌치 400: recess trench

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 리세스 게이트 전극 구조를 갖는 반도체 소자의 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a recess gate electrode structure.                         

반도체 소자가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있다. 이에 따라, 고집적화되어 제조된 트랜지스터는 그의 게이트 길이가 감축됨에 따라, 장채널 트랜지스터에서는 볼 수 없는 현상들이 발생하였으며, 이를 단채널 현상(Short channel effect)이라 부른다. 이러한 단채널 현상으로는 문턱 전압의 감소, 누설 전류 발생으로 인한 트랜지스터 스위칭 특성 열화 등이 있다. As semiconductor devices are highly integrated, the area occupied by unit cells is decreasing. Accordingly, as the gate length of the highly integrated transistor is reduced, phenomena not seen in long channel transistors occur, which is called a short channel effect. Such short channel phenomenon may include a decrease in threshold voltage and deterioration of transistor switching characteristics due to leakage current.

이러한 단채널 현상을 방지하기 위하여, 미세한 게이트 선폭을 가지면서, 채널 길이를 상대적으로 증대시킬 수 있는 리세스(Recess) 게이트 전극 구조가 제안되었다. 상기 리세스 게이트 전극 구조에 따른 모스 트랜지스터는 기판상에 리세스면을 형성하고, 상기 리세스면에 게이트 전극을 매립하여 형성하는 것으로, 리세스면의 깊이를 조절하는 방식으로 채널 길이를 증대시킬 수 있다. In order to prevent such a short channel phenomenon, a recess gate electrode structure capable of relatively increasing a channel length while having a fine gate line width has been proposed. The MOS transistor according to the recess gate electrode structure is formed by forming a recessed surface on a substrate and embedding a gate electrode in the recessed surface, thereby increasing the channel length by adjusting the depth of the recessed surface. Can be.

도 6은 종래 기술에 따른 리세스 게이트 전극 구조를 갖는 반도체 소자의 평면도를 도시한 것이다. 6 is a plan view illustrating a semiconductor device having a recess gate electrode structure according to the related art.

도 6에 도시된 바와 같이, 소자 분리 영역(11)과 액티브 영역(12)이 정의된다. 반도체 소자에서 액티브 영역(12)은 셀 및 주변 회로들이 형성되는 영역을 정의하며, 사선(diagonal) 방향의 섬 형태를 갖는다. 상기 액티브 영역(12)내에는 게이트 전극이 매립되어지도록 형성된 리세스 패턴(13)이 형성되어 있다. 물론, 도 6의 평면도에는 도시되지 않았지만, 상기 리세스 패턴(13)은 지면에 수직한 방향으로 일정 두께만큼 식각되어 형성되어 있다. As shown in FIG. 6, an isolation region 11 and an active region 12 are defined. In the semiconductor device, the active region 12 defines a region in which cells and peripheral circuits are formed, and has an island shape in a diagonal direction. A recess pattern 13 is formed in the active region 12 to fill the gate electrode. Of course, although not shown in the plan view of Figure 6, the recess pattern 13 is formed by etching a predetermined thickness in a direction perpendicular to the ground.

한편, 도 6에 도시된 바와 같이, 상기 리세스 패턴(13)은 그 에지 부분에서 라운드진 형태의 프로파일(a)을 나타낸다. On the other hand, as shown in Figure 6, the recess pattern 13 shows a profile (a) rounded at the edge portion.                         

구체적으로, 상기 리세스 패턴(13)의 형성 과정 중에, 액티브 영역(12)의 경계면에서 소자 분리 영역(11)의 경사 때문에 식각되지 않은 실리콘을 제거하기 위한 습식 식각(Wet etch) 공정을 더 수행하게 되는데, 이때, 습식 식각 공정 특성상 상기 리세스 패턴(13)의 에지 부분은 라운드진 프로파일을 갖게 된다. Specifically, during the formation of the recess pattern 13, a wet etch process may be further performed to remove silicon that is not etched due to the inclination of the device isolation region 11 at the interface of the active region 12. In this case, the edge portion of the recess pattern 13 has a rounded profile due to the wet etching process.

이와 같이 라운드진 프로파일로 인하여, 액티브 경계면에서 리세스 패턴(13)의 폭은 감소되어 형성되므로, 후속 공정을 통한 게이트 전극 형성시에, 게이트 전극이 리세스 패턴(13)의 폭보다 더 넓게 형성되는 부분이 발생되는 문제점이 있었다. As a result of the rounded profile, the width of the recess pattern 13 is reduced in the active interface, so that the gate electrode is formed wider than the width of the recess pattern 13 in the subsequent process. There was a problem that occurs.

즉, 액티브 영역의 경계면과 같은 특정 부위에서, 게이트 전극이 리세스 패턴 폭보다 더 넓게 형성되는 부분이 국부적으로 나타나 전계(E-field)의 증가를 통한 반도체 소자의 특성 저하를 유발하고 있다. That is, in a specific region such as an interface of the active region, a portion where the gate electrode is formed wider than the width of the recess pattern appears locally, causing deterioration of the characteristics of the semiconductor device through an increase in the electric field (E-field).

본 발명이 이루고자 하는 기술적 과제는, 리세스 게이트 구조를 갖는 반도체 소자 제조시에, 액티브 경계면에서의 리세스 프로파일을 개선하여 게이트 전극이 액티브 경계면에서 리세스 패턴의 폭보다 넓게 형성되는 것을 방지하는 반도체 소자의 제조 방법을 제공하는데 있다. SUMMARY OF THE INVENTION A technical problem to be solved by the present invention is to improve the recess profile at an active interface when manufacturing a semiconductor device having a recess gate structure, thereby preventing the gate electrode from being formed wider than the width of the recess pattern at the active interface. It is to provide a method for manufacturing a device.

상기한 기술적 과제들을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 먼저, 반도체 기판 상에 액티브 영역을 한정한다. 다음, 상기 기판 상에 버퍼 산화막 및 반사 방지막을 차례로 증착한다. 이어, 게이트 전극 한정용 마스 크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 버퍼 산화막, 상기 반사 방지막 및 상기 기판을 차례로 식각하여, 상기 기판 하부로부터 제1 두께의 깊이로 식각된 리세스면을 형성한다. 다음, 상기 결과물 상에 스페이서용 절연막을 증착하고 이방성 식각하여 상기 결과물의 측벽을 따라 형성된 식각 방지용 스페이서를 형성한다. 이어, 상기 버퍼 산화막, 상기 반사 방지막 및 상기 식각 방지용 스페이서를 마스크로 하여 상기 기판 하부로부터 제2 두께의 깊이로 식각된 리세스 트렌치를 형성한다. 다음, 상기 액티브 영역의 경계면에 잔존하는 실리콘을 습식 식각 공정 방식으로 제거한다. 이어, 상기 식각 방지용 스페이서의 잔여물을 제거한다. In the method of manufacturing a semiconductor device according to the present invention for achieving the above technical problems, first, an active region is defined on a semiconductor substrate. Next, a buffer oxide film and an antireflection film are sequentially deposited on the substrate. Subsequently, a mask pattern for defining a gate electrode is formed, and the buffer oxide film, the antireflection film, and the substrate are sequentially etched using the mask pattern to form a recessed surface etched to a depth of a first thickness from a lower portion of the substrate. do. Next, an insulating film for spacers is deposited on the resultant and then anisotropically etched to form an etch stop spacer formed along sidewalls of the resultant. Subsequently, a recess trench etched to a depth of a second thickness is formed from the lower portion of the substrate using the buffer oxide film, the antireflection film, and the etch stop spacer as a mask. Next, the silicon remaining at the interface of the active region is removed by a wet etching process. Subsequently, the residue of the etch stop spacer is removed.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and the drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

먼저, 도 1a 내지 도 5b를 참조하여, 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명한다. First, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1A to 5B.                     

도 1a, 도 2a, 도 3, 도 4a 및 도 5a는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 공정순서에 따라 도시한 평면도이고, 도 1b, 도 2b, 도 4b 및 도 5b는 상기 도 1a, 도 2a, 도 4a 및 도 5a에서의 Y-Y'선을 따라 잘라 도시한 각각의 단면도들이다. 1A, 2A, 3, 4A, and 5A are plan views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, according to a process sequence, and FIGS. 1B, 2B, 4B, and 5B are FIGS. 1A, 2A, 4A, and 5A are cross-sectional views taken along the line Y-Y ', respectively.

본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 도 1a 및 도 1b에 도시된 바와 같이, 먼저, 반도체 기판(100) 상에 통상의 소자 분리 공정을 수행하여, 액티브 영역(120) 및 소자 분리 영역(110)을 구분한다. 상기 액티브 영역(120)은 사선 방향의 섬 형태를 갖는다. In a method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIGS. 1A and 1B, first, a conventional device isolation process is performed on a semiconductor substrate 100 to form an active region 120 and The device isolation region 110 is divided. The active region 120 has an island shape in a diagonal direction.

이어, 상기 기판(100) 상에 버퍼 산화막(210) 및 반사 방지막(220)을 차례로 증착한다. Subsequently, the buffer oxide film 210 and the anti-reflection film 220 are sequentially deposited on the substrate 100.

다음, 게이트 전극 한정용 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 버퍼 산화막(210), 반사 방지막(220) 및 기판(100)을 차례로 식각하여, 상기 기판(100) 상에서 하부로 t1 두께만큼 식각되어진 리세스면을 형성한다.Next, a mask pattern for defining a gate electrode is formed, and the buffer oxide film 210, the anti-reflection film 220, and the substrate 100 are sequentially etched using the mask pattern, and have a thickness of t1 downward on the substrate 100. The recessed surface is etched.

다음, 도 2a 및 도 2b에 도시된 바와 같이, 상기 결과물 상에 스페이서용 절연막을 증착하고 이방성 식각함으로써, 상기 결과물의 측벽을 따라 형성된 식각 방지용 스페이서(300)를 형성한다. 여기서, 상기 식각 방지용 스페이서(300)는 산화막 또는 질화막으로 구성될 수 있다. Next, as illustrated in FIGS. 2A and 2B, an insulating film for spacers is deposited on the resultant and then anisotropically etched to form an etch preventing spacer 300 formed along sidewalls of the resultant. Here, the etching prevention spacer 300 may be formed of an oxide film or a nitride film.

다음, 도 3에 도시된 바와 같이, 상기 버퍼 산화막(210), 상기 반사 방지막(220) 및 상기 식각 방지용 스페이서(300)를 마스크로 하고 상기 기판(100)을 등방성 식각 방식으로 식각하여 리세스 트렌치(400)를 형성한다. 상기 리세스 트렌치 (400)는 기판(100) 상에서 하부로 t2의 두께만큼 식각되도록 형성한다. Next, as shown in FIG. 3, the buffer oxide layer 210, the anti-reflection layer 220, and the etch stop spacer 300 are masked, and the substrate 100 is etched by an isotropic etching method to form a recess trench. To form 400. The recess trench 400 is formed to be etched downward on the substrate 100 by a thickness t2.

본 발명의 일실시예에서, 게이트 전극은 상기 리세스 트렌치(400) 내에 매립되며, 이러한 게이트 전극을 갖는 모스 트랜지스터의 채널은 상기 리세스 트렌치(400)의 내측 표면에서 발생된다. 그러므로, 상기 리세스 트렌치의 깊이(t2)는 채널 길이를 고려하여 결정하는 것이 바람직하다. In an embodiment of the present invention, a gate electrode is embedded in the recess trench 400, and a channel of the MOS transistor having the gate electrode is generated at an inner surface of the recess trench 400. Therefore, the depth t2 of the recess trench is preferably determined in consideration of the channel length.

상기 리세스 트렌치(400) 형성과정에서, 등방성 식각에 의하여 상기 반사 방지막(220)은 완전히 제거되고, 상기 버퍼 산화막(210)도 일부만 잔존하게 된다. 또한, 상기 제거된 반사 방지막(220) 및 일부 제거된 버퍼 산화막(210)과 같이, 상기 식각 방지용 스페이서(300)의 상부도 함께 제거된다. In the process of forming the recess trench 400, the anti-reflection film 220 is completely removed by isotropic etching, and only a portion of the buffer oxide film 210 remains. In addition, like the removed antireflection film 220 and the partially removed buffer oxide film 210, the upper portion of the etch stop spacer 300 is also removed.

다음, 도 4a 및 도 4b에 도시된 바와 같이, 상기 액티브 영역(120)의 경계면에서 소자 분리 영역(110)의 경사 때문에 식각되지 않은 실리콘을 제거하기 위한 습식 식각(Wet etch) 공정을 수행한다. 이에 따라, 상기 리세스 트렌치(400)는 상기 소자 분리 영역(110)을 드러내도록 형성된다. Next, as shown in FIGS. 4A and 4B, a wet etch process is performed to remove silicon that is not etched due to the inclination of the device isolation region 110 at the interface of the active region 120. Accordingly, the recess trench 400 is formed to expose the device isolation region 110.

이때, 상기 리세스 트렌치(400)의 상부에 식각 방지용 스페이서(300)가 잔존해 있으므로, 등방성 식각에 의하여 소자 분리 영역(110)의 외벽이 일부 깍이는 현상을 방지할 수 있다. In this case, since the etching preventing spacer 300 remains on the recess trench 400, the external wall of the device isolation region 110 may be partially cut off by isotropic etching.

다음, 도 5a 및 도 5b에 도시된 바와 같이, 잔존하는 상기 식각 방지용 스페이서(300)를 제거한다. Next, as illustrated in FIGS. 5A and 5B, the remaining etching preventing spacer 300 is removed.

이에 따라, 상기 리세스 트렌치(400)의 상부가 액티브 영역(120) 내에서 각진 프로파일(b)을 갖도록 형성된다. 이어, 상기 리세스 트렌치(400) 내에 게이트 전극을 매립시키는 후속 공정을 진행한다. Accordingly, the upper portion of the recess trench 400 is formed to have an angled profile b in the active region 120. Subsequently, a subsequent process of filling the gate electrode in the recess trench 400 is performed.

한편, 상기 습식 식각의 공정 특성상, 상기 리세스 트렌치(400)의 에지 부분이 라운드진 프로파일이 나타날 수 있으나, 본 발명의 일실시예에서는, 상기 식각 방지용 스페이서(300)를 이용하여 상기 리세스 트렌치(400)의 상부가 액티브 영역(120) 내에서 각진 프로파일(b)을 갖도록 형성하였다. On the other hand, due to the process characteristics of the wet etching, the edge portion of the recess trench 400 may appear rounded profile, in one embodiment of the present invention, the recess trench by using the etching prevention spacer 300 An upper portion of the 400 is formed to have an angled profile b in the active region 120.

이에 따라, 상기 리세스 트렌치(400) 내에 매립되며, 상기 리세스 트렌치(400) 상부에서 상기 리세스 트렌치(400)의 폭보다 더 좁게 형성되어야 할 게이트 전극이 상기 액티브 영역(120)의 경계면에서 상기 리세스 트렌치(400)의 폭보다 더 넓게 형성되던 종래의 문제점을 해소할 수 있다. Accordingly, a gate electrode buried in the recess trench 400 and formed to be narrower than the width of the recess trench 400 in the upper portion of the recess trench 400 is formed at the boundary of the active region 120. The conventional problem of forming a wider than the width of the recess trench 400 can be solved.

이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.As mentioned above, although the present invention has been described with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention.

상술한 바와 같이, 본 발명에 따르면, 리세스 게이트 구조를 갖는 반도체 소자 제조시에, 액티브 경계면에서의 리세스 프로파일을 개선하여 게이트 전극이 액티브 경계면에서 리세스 패턴의 폭보다 넓게 형성되는 것을 방지할 수 있다. As described above, according to the present invention, when manufacturing a semiconductor device having a recess gate structure, the recess profile at the active interface is improved to prevent the gate electrode from being formed wider than the width of the recess pattern at the active interface. Can be.

Claims (2)

반도체 기판 상에 액티브 영역을 한정하는 단계;Defining an active region on the semiconductor substrate; 상기 기판 상에 버퍼 산화막 및 반사 방지막을 차례로 증착하는 단계;Sequentially depositing a buffer oxide film and an anti-reflection film on the substrate; 게이트 전극 한정용 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 버퍼 산화막, 상기 반사 방지막 및 상기 기판을 차례로 식각하여, 상기 기판 하부로부터 제1 두께의 깊이로 식각된 리세스면을 형성하는 단계; Forming a mask pattern for defining a gate electrode, and sequentially etching the buffer oxide film, the anti-reflection film, and the substrate using the mask pattern to form a recessed surface etched to a depth of a first thickness from a lower portion of the substrate; 상기 결과물 상에 스페이서용 절연막을 증착하고 이방성 식각하여 상기 결과물의 측벽을 따라 형성된 식각 방지용 스페이서를 형성하는 단계; Depositing an insulating film for a spacer on the resultant and anisotropically etching to form an etch stop spacer formed along sidewalls of the resultant; 상기 버퍼 산화막, 상기 반사 방지막 및 상기 식각 방지용 스페이서를 마스크로 하여 상기 기판 하부로부터 제2 두께의 깊이로 식각된 리세스 트렌치를 형성하는 단계;Forming a recess trench etched to a depth of a second thickness from a lower portion of the substrate using the buffer oxide layer, the antireflection layer, and the etch stop spacer as a mask; 상기 액티브 영역의 경계면에 잔존하는 실리콘을 습식 식각 공정 방식으로 제거하는 단계; 및Removing silicon remaining at the interface of the active region by a wet etching process; And 상기 식각 방지용 스페이서의 잔여물을 제거하는 단계를 포함하는 반도체 소자의 제조 방법. Removing the residues of the etch stop spacers. 제1항에서, In claim 1, 상기 식각 방지용 스페이서는 산화막 또는 질화막으로 형성하는 반도체 소자의 제조 방법. The etching preventing spacer is a semiconductor device manufacturing method of forming an oxide film or a nitride film.
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