KR20060024234A - Driving unit and display apparatus having the same - Google Patents

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KR20060024234A KR1020040073127A KR20040073127A KR20060024234A KR 20060024234 A KR20060024234 A KR 20060024234A KR 1020040073127 A KR1020040073127 A KR 1020040073127A KR 20040073127 A KR20040073127 A KR 20040073127A KR 20060024234 A KR20060024234 A KR 20060024234A
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Abstract

오동작을 방지할 수 있는 구동유닛 및 이를 갖는 표시장치가 개시된다. 구동유닛에서, 회로부는 종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 구동신호를 출력한다. 배선부는 외부로부터 다수의 제어신호를 각각 입력받는 제1 및 제2 신호배선, 제1 신호배선을 다수의 스테이지에 연결시키는 제1 연결배선, 제2 신호배선을 다수의 스테이지에 연결시키는 제2 연결배선을 포함한다. 여기서, 제1 신호배선, 제1 및 제2 연결배선은 제2 신호배선과 서로 다른 층에 구비된다. 따라서, 부식에 의한 구동유닛의 오동작을 방지할 수 있다.Disclosed are a driving unit capable of preventing a malfunction and a display device having the same. In the driving unit, the circuit portion includes a plurality of stages that are cascaded and outputs a driving signal in response to the plurality of control signals. The wiring unit includes first and second signal wires respectively receiving a plurality of control signals from the outside, a first connection wire connecting the first signal wires to the plurality of stages, and a second connection connecting the second signal wires to the plurality of stages. It includes wiring. Here, the first signal wires, the first and the second connection wires are provided on different layers from the second signal wires. Therefore, malfunction of the drive unit due to corrosion can be prevented.

Description

구동유닛 및 이를 갖는 표시장치{DRIVING UNIT AND DISPLAY APPARATUS HAVING THE SAME}Driving unit and display device having same {DRIVING UNIT AND DISPLAY APPARATUS HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 게이트 드라이버를 구체적으로 나타낸 블록도이다.1 is a block diagram specifically illustrating a gate driver according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 Ⅰ부분의 레이아웃이다.FIG. 2 is a layout of part I shown in FIG. 1.

도 3은 도 2에 도시된 절단선 Ⅱ-Ⅱ`따라 절단한 단면도이다.3 is a cross-sectional view taken along the line II-II ′ of FIG. 2.

도 4는 도 1에 도시된 제1 스테이지의 회로도이다.FIG. 4 is a circuit diagram of the first stage shown in FIG. 1.

도 5는 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.5 is a plan view of a display device according to another exemplary embodiment of the present invention.

도 6은 도 5에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.FIG. 6 is a cross-sectional view taken along the line III-III ′ of FIG. 5.

도 7은 도 6에 도시된 어레이 기판에서 도 2의 Ⅱ-Ⅱ`에 해당하는 영역과 게이트 라인이 형성된 표시영역의 일부분을 확대하여 나타낸 단면도이다.FIG. 7 is an enlarged cross-sectional view of a portion of the array substrate illustrated in FIG. 6 and a display region in which a region corresponding to II-II ′ of FIG. 2 and a gate line are formed.

도 8은 본 발명의 또 다른 실시에에 따른 어레이 기판의 단면도이다.8 is a cross-sectional view of an array substrate according to still another embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 어레이 기판 110 : 기판100: array substrate 110: substrate

120 : 게이트 절연막 130 : 보호막120: gate insulating film 130: protective film

150 : 데이터 드라이버 160 : 게이트 드라이버150: data driver 160: gate driver

200 : 컬러필터기판 300 : 표시패널 200: color filter substrate 300: display panel                 

330 : 액정층 350 : 실런트330 liquid crystal layer 350 sealant

400 : 표시장치400: display device

본 발명은 구동유닛 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 오동작을 방지할 수 있는 구동유닛 및 이를 갖는 표시장치에 관한 것이다.The present invention relates to a drive unit and a display device having the same, and more particularly, to a drive unit and a display device having the same that can prevent a malfunction.

일반적으로, 표시장치는 다수의 게이트 라인과 다수의 데이터 라인이 구비된 표시패널, 다수의 게이트 라인에 게이트 신호를 출력하는 게이트 드라이버 및 다수의 데이터 라인에 데이터 신호를 출력하는 데이터 드라이버를 구비한다.In general, a display device includes a display panel having a plurality of gate lines and a plurality of data lines, a gate driver for outputting gate signals to the plurality of gate lines, and a data driver for outputting data signals to the plurality of data lines.

게이트 드라이버 및 데이터 드라이버는 칩 형태로 이루어져 표시패널에 실장된다. 그러나, 최근에는 표시장치의 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 드라이버를 표시패널에 내장하는 구조가 개발되고 있다.The gate driver and the data driver have a chip shape and are mounted on the display panel. However, in recent years, in order to increase productivity while reducing the overall size of the display device, a structure in which a gate driver is embedded in the display panel has been developed.

게이트 드라이버는 다수의 스테이지로 이루어진 하나의 쉬프트 레지스터, 외부로부터 각종 신호를 입력받는 다수의 신호배선 및 다수의 신호배선을 쉬프트 레지스터에 연결시키는 다수의 연결배선을 포함한다. 다수의 신호배선은 다수의 연결배선과 서로 다른 층에 구비되므로, 다수의 신호배선과 다수의 연결배선은 콘택전극을 통해서 연결된다.The gate driver includes a shift register including a plurality of stages, a plurality of signal wires for receiving various signals from the outside, and a plurality of connection wires for connecting the plurality of signal wires to the shift register. Since the plurality of signal wires are provided on different layers and on different layers, the plurality of signal wires and the plurality of wires are connected through contact electrodes.

한편, 표시패널은 다수의 게이트 라인과 다수의 데이터 라인이 구비된 어레이 기판, 어레이 기판과 마주하는 컬러필터기판, 어레이 기판과 컬러필터기판과의 사이에 개재된 액정층 및 어레이 기판과 컬러필터기판을 결합시키는 실런트를 구비한다.The display panel includes an array substrate having a plurality of gate lines and a plurality of data lines, a color filter substrate facing the array substrate, a liquid crystal layer interposed between the array substrate and the color filter substrate, and an array substrate and a color filter substrate. It is provided with a sealant for coupling.

게이트 드라이버가 표시패널의 어레이 기판에 내장되는 구조에서, 게이트 드라이버와 컬러필터기판에 형성된 공통전극과의 사이에서 기생 커패시턴스가 발생한다. 이러한 기생 커패시턴스는 게이트 드라이버의 오동작을 유발한다.In the structure in which the gate driver is embedded in the array substrate of the display panel, parasitic capacitance is generated between the gate driver and the common electrode formed on the color filter substrate. This parasitic capacitance causes the gate driver to malfunction.

최근에는, 기생 커패시턴스를 감소시키기 위한 방안으로 실런트를 게이트 구동부와 공통전극과의 사이에 배치시키는 구조가 제시되고 있다. 그러나, 실런트는 투습성을 가지기 때문에 실런트를 통해 표시패널의 내부로 습기가 유입된다. 유입된 습기는 게이트 드라이버의 최상부에 구비된 콘택전극을 부식시킨다. 특히, 다수의 신호배선 중 어레이 기판의 최외각에 구비된 신호배선과 그에 대응하는 연결배선을 연결시키는 콘택전극은 부식에 가장 취약하다. 그 결과, 부식에 의한 게이트 구동부의 오동작이 발생한다.Recently, a structure for disposing a sealant between a gate driver and a common electrode has been proposed as a method for reducing parasitic capacitance. However, since the sealant has moisture permeability, moisture is introduced into the display panel through the sealant. The introduced moisture corrodes the contact electrode provided at the top of the gate driver. In particular, a contact electrode connecting the signal wiring provided at the outermost part of the array substrate and the corresponding connection wiring among the plurality of signal wirings is most vulnerable to corrosion. As a result, malfunctions of the gate driver occur due to corrosion.

따라서, 본 발명의 목적은 오동작을 방지하기 위한 구동유닛을 제공하는 것이다.It is therefore an object of the present invention to provide a drive unit for preventing malfunction.

또한, 본 발명의 다른 목적은 상기한 구동유닛을 갖는 표시장치를 제공하는 것이다.Another object of the present invention is to provide a display device having the above driving unit.

본 발명의 일 특징에 따른 구동유닛은 회로부 및 배선부를 포함한다. 상기 회로부는 종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답 하여 구동신호를 출력한다.The driving unit according to one aspect of the present invention includes a circuit portion and a wiring portion. The circuit unit includes a plurality of stages that are cascaded and outputs driving signals in response to the plurality of control signals.

상기 배선부는 외부로부터 상기 다수의 제어신호를 각각 입력받는 제1 및 제2 신호배선, 상기 제1 신호배선을 상기 다수의 스테이지에 연결시키는 제1 연결배선, 상기 제2 신호배선을 상기 다수의 스테이지에 연결시키는 제2 연결배선을 포함한다. 상기 제1 신호배선, 제1 및 제2 연결배선은 상기 제2 신호배선과 서로 다른 층에 구비된다.The wiring unit may include: first and second signal wires respectively receiving the plurality of control signals from the outside, first connection wires connecting the first signal wires to the plurality of stages, and the second signal wires to the plurality of stages. And a second connection wire connected to the second connection wire. The first signal line, the first and the second connection line are provided on different layers from the second signal line.

본 발명의 다른 특징에 따른 표시장치는 게이트 신호 및 데이터 신호에 응답하여 영상을 표시하는 표시패널, 상기 데이터 신호를 발생하여 상기 표시패널로 제공하는 데이터 드라이버, 및 상기 게이트 신호를 발생하여 상기 표시패널로 제공하는 게이트 드라이버를 포함한다.According to another aspect of the present invention, a display device includes a display panel for displaying an image in response to a gate signal and a data signal, a data driver for generating the data signal and providing the data signal to the display panel, and generating the gate signal to generate the display panel. It includes a gate driver to provide.

상기 게이트 드라이버는 회로부 및 배선부를 포함한다. 상기 회로부는 종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 구동신호를 출력한다.The gate driver includes a circuit portion and a wiring portion. The circuit unit includes a plurality of stages that are cascaded and outputs driving signals in response to the plurality of control signals.

상기 배선부는 외부로부터 상기 다수의 제어신호를 각각 입력받는 제1 및 제2 신호배선, 상기 제1 신호배선을 상기 다수의 스테이지에 연결시키는 제1 연결배선, 상기 제2 신호배선을 상기 다수의 스테이지에 연결시키는 제2 연결배선을 포함한다. 상기 제1 신호배선, 제1 및 제2 연결배선은 상기 제2 신호배선과 서로 다른 층에 구비된다.The wiring unit may include: first and second signal wires respectively receiving the plurality of control signals from the outside, first connection wires connecting the first signal wires to the plurality of stages, and the second signal wires to the plurality of stages. And a second connection wire connected to the second connection wire. The first signal line, the first and the second connection line are provided on different layers from the second signal line.

이러한 구동유닛 및 이를 갖는 표시장치에 따르면, 회로부로부터 가장 멀리 이격된 제1 신호배선은 제1 및 제2 연결배선과 동일층에 구비되어 대응하는 제1 연 결배선과 일체로 형성된다. 따라서, 제1 신호배선과 제1 연결배선을 연결시키는 콘택전극이 불필요하게되어 구동유닛의 부식에 의한 오동작을 방지할 수 있다.According to such a driving unit and a display device having the same, the first signal wire farthest from the circuit part is provided on the same layer as the first and second connection wires and is integrally formed with the corresponding first connection wire. Therefore, a contact electrode for connecting the first signal wire and the first connection wire becomes unnecessary, thereby preventing malfunction of the driving unit due to corrosion.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 게이트 드라이버를 나타낸 블록도이다.1 is a block diagram illustrating a gate driver according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 게이트 드라이버(160)는 회로부(CS) 및 상기 회로부(CS)에 인접하여 구비된 배선부(LS)를 포함한다.Referring to FIG. 1, the gate driver 160 according to an exemplary embodiment of the present invention includes a circuit part CS and a wiring part LS provided adjacent to the circuit part CS.

상기 회로부(CS)는 서로 종속적으로 연결된 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)로 이루어져 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)를 순차적으로 출력한다. 여기서, n은 짝수이다.The circuit unit CS is configured of first to nth + 1 stages SRC1 to SRCn + 1 connected to each other and sequentially outputs first to nth gate signals OUT1 to OUTn. Where n is even.

상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각은 제1 클럭단자(CK1), 제2 클럭단자(CK2), 제1 입력단자(IN1), 제2 입력단자(IN2), 접지전압단자(V1), 리셋단자(RE), 캐리단자(CR) 및 출력단자(OUT)를 포함한다.Each of the first to n + 1th stages SRC1 to SRCn + 1 includes a first clock terminal CK1, a second clock terminal CK2, a first input terminal IN1, a second input terminal IN2, Ground voltage terminal V1, reset terminal RE, carry terminal CR, and output terminal OUT are included.

상기 제1 내지 제n+1 스테이지 중 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제1 클럭단자(CK1)에는 제1 클럭(CKV)이 제공되고, 짝수번째 스테이지(SRC2,...SRCn)의 상기 제1 클럭단자(CK2)에는 상기 제1 클럭(CKV)과 다른 위상을 갖는 제2 클럭(CKVB)이 제공된다. 한편, 상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 상기 제2 클럭단자(CK2)에는 상기 제2 클럭(CKVB)이 제공되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 상기 제2 클럭단자(CK2)에는 상기 제1 클럭(CKV)이 제공된다. A first clock CKV is provided to the first clock terminal CK1 of the odd-numbered stages SRC1, SRC3,... SRCn + 1 among the first to n + 1th stages, and the even-numbered stage SRC2 is provided. The first clock terminal CK2 of SRCn is provided with a second clock CKVB having a phase different from that of the first clock CKV. The second clock terminal CKVB of the odd stages SRC1, SRC3, ... SRCn + 1 is provided with the second clock CKVB, and the even stages SRC2, SRCn The first clock CKV is provided to the second clock terminal CK2.                     

상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 제1 입력단자(IN1)에는 개시신호(STV) 또는 이전 스테이지의 전단 게이트 신호가 입력된다. 상기 첫 번째 구동 스테이지(SRC1)의 제1 입력단자(IN1)에는 상기 회로부(CS)의 동작이 개시하는 상기 개시신호(STV)가 제공된다.The start signal STV or the previous gate signal of the previous stage is input to the first input terminal IN1 of each of the first to n + 1th stages SRC1 to SRCn + 1. The first input terminal IN1 of the first driving stage SRC1 is provided with the start signal STV at which the operation of the circuit unit CS starts.

한편, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1) 각각의 제2 입력단자(IN1)에는 다음 스테이지의 후단 캐리신호가 입력된다. 상기 제n+1 스테이지(SRCn+1)는 상기 n번째 스테이지(SRCn)의 제2 입력단자(IN2)에 캐리신호를 제공하기 위하여 더미로 마련된 스테이지이다. 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)에는 다음 스테이지의 후단 캐리신호 대신에 상기 개시신호(STV)가 제공된다.The carry signal of the next stage is input to the second input terminal IN1 of each of the first to n + 1th stages SRC1 to SRCn + 1. The n + 1th stage SRCn + 1 is a dummy stage provided to provide a carry signal to the second input terminal IN2 of the nth stage SRCn. The start signal STV is provided to the second input terminal IN2 of the n + 1th stage SRCn + 1 instead of the rear carry signal of the next stage.

상기 제1 내지 제n 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에는 상기 오프전압(Voff)이 제공되고, 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)에는 상기 n+1번째 스테이지(SRCn+1)로부터 출력된 제n+1 게이트 신호가 제공된다.The off voltage Voff is provided to the off voltage terminals V1 of the first to nth stages SRC1 to SRCn + 1, and the reset of the first to n + 1th stages SRC1 to SRCn + 1 is performed. The terminal RE is provided with an n + 1 th gate signal output from the n + 1 th stage SRCn + 1.

상기 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제1 클럭(CKV)이 출력되고, 상기 짝수번째 스테이지(SRC2,...SRCn)의 캐리단자(CR) 및 출력단자(OUT)에서는 상기 제2 클럭(CKVB)이 출력된다. 상기 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)의 캐리단자(CR)로부터 출력된 캐리신호는 이전 스테이지의 제2 입력단자(IN2)로 제공된다. 또한, 상기 제1 내지 제n 스테이지(SRC1 ~ SRCn)의 출력단자(OUT)로부터 출력된 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)는 다음 스테이지의 제1 입력단자(IN1)로 제공된다.The first clock CKV is output from the carry terminal CR and the output terminal OUT of the odd-numbered stages SRC1, SRC3, ... SRCn + 1, and the even-numbered stages SRC2, ... The second clock CKVB is output from the carry terminal CR and the output terminal OUT of SRCn. The carry signal output from the carry terminal CR of the second to n + 1th stages SRC2 to SRCn + 1 is provided to the second input terminal IN2 of the previous stage. In addition, the first to nth gate signals OUT1 to OUTn output from the output terminals OUT of the first to nth stages SRC1 to SRCn are provided to the first input terminal IN1 of the next stage.

한편, 상기 배선부(LS)는 서로 평행하게 연장된 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 접지전압배선(SL4) 및 리셋배선(SL5)을 포함한다.On the other hand, the wiring unit LS is connected to the start signal wiring SL1, the first clock wiring SL2, the second clock wiring SL3, the ground voltage wiring SL4, and the reset wiring SL5 extending in parallel with each other. Include.

상기 개시신호배선(SL1)은 외부로부터 제공된 상기 개시신호(STV)를 상기 제1 스테이지(SRC1)의 제1 입력단자(IN1) 및 상기 제n+1 스테이지(SRCn+1)의 제2 입력단자(IN2)로 제공한다.The start signal wiring SL1 receives the start signal STV provided from the outside from the first input terminal IN1 of the first stage SRC1 and the second input terminal of the n + 1 stage SRCn + 1. Provided by (IN2).

상기 제1 클럭배선(SL2)은 외부로부터 상기 제1 클럭(CKV)을 입력받고, 상기 제2 클럭배선(SL3)은 외부로부터 상기 제2 클럭(CKVB)을 입력받는다. 또한, 상기 오프전압배선(SL4)은 외부로부터 상기 오프전압(Voff)을 입력받고, 상기 리셋배선(SL5)은 상기 제n+1 스테이지로(SRCn+1)부터 출력된 제n+1 게이트 신호를 상기 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 리셋단자(RE)로 제공한다.The first clock line SL2 receives the first clock CKV from the outside, and the second clock line SL3 receives the second clock CKVB from the outside. In addition, the off voltage line SL4 receives the off voltage Voff from the outside, and the reset line SL5 receives the n + 1 gate signal output from the n + 1 stage (SRCn + 1). Is provided to the reset terminal RE of the first to n + 1th stages SRC1 to SRCn + 1.

예를 들어, 상기 리셋배선(SL5)은 상기 회로부(CS)에 가장 인접하게 배치되고, 상기 개시신호배선(SL1)은 상기 리셋배선(SL5) 다음으로 상기 회로부(CS)에 인접하게 배치된다. 또한, 상기 제2 클럭배선(SL3)은 상기 개시신호배선(SL1) 다음으로 상기 회로부(CS)에 인접하게 배치되고, 상기 제1 클럭배선(SL2)은 상기 제2 클럭배선(SL3) 다음으로 상기 회로부(CS)에 인접하게 배치된다. 상기 오프전압배선(SL4)은 상기 회로부(CS)와 가장 멀리 이격되어 상기 배선부(DS)의 최외곽에 배치된다.For example, the reset wiring SL5 is disposed closest to the circuit portion CS, and the start signal wiring SL1 is disposed adjacent to the circuit portion CS next to the reset wiring SL5. The second clock line SL3 is disposed next to the start signal line SL1 and adjacent to the circuit unit CS, and the first clock line SL2 is next to the second clock line SL3. It is disposed adjacent to the circuit portion CS. The off voltage wiring SL4 is spaced farthest from the circuit portion CS and disposed at the outermost portion of the wiring portion DS.

상기 배선부(LS)는 제1, 제2 및 제3 연결배선(CL1, CL2, CL3)을 더 포함한 다.The wiring part LS further includes first, second and third connection wires CL1, CL2, and CL3.

상기 제1 연결배선(CL1)은 상기 오프전압배선(Voff)을 상기 회로부(CS)의 제1 내지 제n+1 스테이지(SRC1 ~ SRCn+1)의 오프전압단자(V1)에 연결시킨다. 상기 제2 연결배선(CL2)은 상기 제1 클럭배선(SL2)을 상기 회로부(CS)의 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제1 클럭단자(CK1) 및 짝수번째 스테이지(SRC2,...SRCn)의 제2 클럭단자(CK2)에 연결시킨다. 상기 제3 연결배선(CL3)은 상기 제2 클럭배선(SL3)을 상기 회로부(CS)의 짝수번째 스테이지(SRC2,...SRCn)의 제1 클럭단자(CK1) 및 홀수번째 스테이지(SRC1, SRC3,...SRCn+1)의 제2 클럭단자(CK2)에 연결시킨다.The first connection line CL1 connects the off voltage line Voff to the off voltage terminals V1 of the first to n + 1th stages SRC1 to SRCn + 1 of the circuit unit CS. The second connection line CL2 connects the first clock line SL2 to the first clock terminal CK1 and the even numbered lines of the odd stages SRC1, SRC3,... SRCn + 1 of the circuit unit CS. It is connected to the second clock terminal CK2 of the stages SRC2, ... SRCn. The third connection line CL3 connects the second clock line SL3 to the first clock terminal CK1 and the odd-numbered stage SRC1, of even-numbered stages SRC2, ... SRCn of the circuit unit CS. It is connected to the second clock terminal CK2 of SRC3, ... SRCn + 1).

도 2는 도 1에 도시된 Ⅰ부분의 레이아웃도이고, 도 3은 도 2에 도시된 절단선 Ⅱ-Ⅱ`따라 절단한 단면도이다.FIG. 2 is a layout view of part I shown in FIG. 1, and FIG. 3 is a cross-sectional view taken along the line II-II ′ of FIG. 2.

도 2를 참조하면, 회로부(CS)의 제1 내지 제n 스테이지(SRC1 ~ SRCn) 각각은 출력단자(OUT)에 직접적으로 연결되어 제1 내지 제n 게이트 신호(OUT1 ~ OUTn)의 출력을 제어하는 제1 회로부(CS1) 및 상기 제1 회로부(CS1)의 구동을 제어하는 제2 회로부(CS2)를 포함한다.Referring to FIG. 2, each of the first to nth stages SRC1 to SRCn of the circuit unit CS is directly connected to the output terminal OUT to control output of the first to nth gate signals OUT1 to OUTn. The first circuit unit CS1 and the second circuit unit CS2 for controlling the driving of the first circuit unit CS1 are included.

한편, 배선부(LS)는 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 오프전압배선(SL4) 및 리셋배선(SL5)을 구비한다. 상기 배선부(LS)는 제1, 제2 및 제3 연결배선(CL1, CL2, CL3)을 더 포함한다. 도 3에 도시된 바와 같이, 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)은 제1 금속막으로 이루어져 기판(110) 상에 구비된다. Meanwhile, the wiring unit LS includes a start signal wiring SL1, a first clock wiring SL2, a second clock wiring SL3, an off voltage wiring SL4, and a reset wiring SL5. The wiring part LS further includes first, second and third connection wires CL1, CL2, and CL3. As shown in FIG. 3, the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5 are formed of a first metal layer on the substrate 110. It is provided.                     

상기 기판(110) 상에 구비된 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)은 게이트 절연막(120)에 의해서 전체적으로 커버된다.The start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5 provided on the substrate 110 are entirely covered by the gate insulating layer 120.

상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1 ~ CL3)은 제2 금속막으로 이루어져 상기 게이트 절연막(120) 상에 구비된다. 상기 제1 내지 제3 연결배선(CL1 ~ CL3)과 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)은 서로 다른 층에 구비됨으로써, 상기 제1 내지 제3 연결배선(CL1 ~ CL3)은 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)과 전기적으로 절연된다.The off voltage line SL4 and the first to third connection lines CL1 to CL3 are formed on the gate insulating layer 120 by using a second metal layer. The first to third connection wirings CL1 to CL3, the start signal wiring SL1, the first clock wiring SL2, the second clock wiring SL3, and the reset wiring SL5 are provided on different layers. The first to third connection lines CL1 to CL3 are electrically insulated from the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5.

한편, 상기 오프전압배선(SL4)은 상기 제1 연결배선(CL1)과 함께 상기 게이트 절연막(120) 상에 구비된다. 따라서, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)은 동시에 패터닝되어 서로 일체로 형성된다. 그 결과, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키기 위한 콘택전극이 요구되지 않는다.On the other hand, the off voltage line SL4 is provided on the gate insulating layer 120 together with the first connection line CL1. Accordingly, the off voltage line SL4 and the first connection line CL1 are simultaneously patterned and formed integrally with each other. As a result, a contact electrode for electrically connecting the off voltage line SL4 and the first connection line CL1 is not required.

이후, 상기 게이트 절연막(120) 상에 형성된 상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1 ~ CL3)은 보호막(130)에 의해서 전체적으로 커버된다. 상기 보호막(130)은 무기 절연막(131) 및 유기 절연막(132)을 포함한다.Thereafter, the off voltage line SL4 and the first to third connection lines CL1 to CL3 formed on the gate insulating layer 120 are entirely covered by the passivation layer 130. The passivation layer 130 may include an inorganic insulating layer 131 and an organic insulating layer 132.

상기 보호막(130) 및 게이트 절연막(120)에는 상기 제1 클럭배선(SL2)과 제2 연결배선(CL2)을 노출시키는 제1 및 제2 콘택홀(C1, C2)이 형성된다. 따라서, 상기 제1 콘택전극(CE1)은 제1 및 제2 콘택홀(C1, C2)에 의해서 노출된 상기 제1 클럭배 선(SL2)과 제2 연결배선(CL2)을 전기적으로 연결시킨다. 또한, 상기 보호막(130) 및 게이트 절연막(120)에는 상기 제2 클럭배선(SL3)과 제3 연결배선(CL3)을 노출시키는 제3 및 제4 콘택홀(C3, C4)이 더 형성된다. 따라서, 상기 제2 콘택전극(CE2)은 제3 및 제4 콘택홀(C3, C4)에 의해서 노출된 상기 제2 클럭배선(SL3)과 제3 연결배선(CL3)을 전기적으로 연결시킨다. 예를 들어, 상기 제1 및 제2 콘택전극(CE1, CE2)은 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; 이하, IZO)를 포함한다.First and second contact holes C1 and C2 exposing the first clock line SL2 and the second connection line CL2 are formed in the passivation layer 130 and the gate insulating layer 120. Accordingly, the first contact electrode CE1 electrically connects the first clock line SL2 and the second connection line CL2 exposed by the first and second contact holes C1 and C2. In addition, third and fourth contact holes C3 and C4 exposing the second clock line SL3 and the third connection line CL3 are further formed in the passivation layer 130 and the gate insulating layer 120. Accordingly, the second contact electrode CE2 electrically connects the second clock line SL3 and the third connection line CL3 exposed by the third and fourth contact holes C3 and C4. For example, the first and second contact electrodes CE1 and CE2 include indium tin oxide (ITO) or indium zinc oxide (IZO).

상술한 바와 같이, 상기 제1 클럭배선(SL2)과 제2 연결배선(CL2)은 서로 다른 층에 구비되어 제1 콘택전극(CE1)에 의해서 전기적으로 연결되고, 상기 제2 클럭배선(SL3)과 제3 연결배선(CL3)은 서로 다른 층에 구비되어 제2 콘택전극(CE2)에 의해서 전기적으로 연결된다.As described above, the first clock line SL2 and the second connection line CL2 are provided on different layers to be electrically connected to each other by the first contact electrode CE1, and the second clock line SL3 is provided. And the third connection line CL3 are provided on different layers and electrically connected to each other by the second contact electrode CE2.

상기 제1 내지 제3 연결배선(CL1 ~ CL3)은 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)과 서로 다른 층에 구비되므로, 상기 제1 내지 제3 연결배선(CL1 ~ CL3) 각각은 대응하지 않은 신호배선들(SL1, SL2, SL, SL5)과 전기적으로 절연된다.The first to third connection lines CL1 to CL3 are provided on different layers from the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5. Each of the first to third connection lines CL1 to CL3 is electrically insulated from non-corresponding signal lines SL1, SL2, SL, and SL5.

여기서, 상기 오프전압배선(SL4)은 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)보다 상기 기판(110)의 외측에 인접하여 구비되어, 상기 제2 및 제3 연결배선(CL2, CL3)과 오버랩되지 않는다.The off voltage line SL4 is adjacent to the outside of the substrate 110 than the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5. It is provided, do not overlap with the second and third connection wiring (CL2, CL3).

따라서, 상기 오프전압배선(SL4)은 상기 제1 내지 제3 연결배선(CL1 ~ CL3)과 동일한 층에 구비될 수 있다. 그 결과, 상기 오프전압배선(SL4)과 상기 제1 연 결배선(CL1)을 전기적으로 연결시키기 위한 콘택전극이 불필요하게되어, 상기 게이트 드라이버(160) 내에 형성된 콘택전극의 개수가 감소된다. 또한, 콘택전극에 의해서 증가되는 배선 저항을 감소시킬 수 있고, 콘택전극에 의한 게이트 드라이버(160)의 부식을 줄일 수 있다.Therefore, the off voltage line SL4 may be provided on the same layer as the first to third connection lines CL1 to CL3. As a result, a contact electrode for electrically connecting the off voltage line SL4 and the first connection line CL1 is unnecessary, so that the number of contact electrodes formed in the gate driver 160 is reduced. In addition, the wiring resistance increased by the contact electrode can be reduced, and the corrosion of the gate driver 160 by the contact electrode can be reduced.

도 4는 도 1에 도시된 제1 스테이지의 회로도이다. 단, 제1 스테이지(SRC1)는 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1)와 동일한 구성을 가지므로, 도 4를 참조하여 상기 제1 스테이지(SRC1)의 내부 구성을 설명하는 것으로 상기 제2 내지 제n+1 스테이지(SRC2 ~ SRCn+1) 각각의 내부 구성에 대한 설명을 대신한다.FIG. 4 is a circuit diagram of the first stage shown in FIG. 1. However, since the first stage SRC1 has the same configuration as that of the second to n + 1 stages SRC2 to SRCn + 1, the internal configuration of the first stage SRC1 will be described with reference to FIG. 4. The internal configuration of each of the second to n + 1th stages SRC2 to SRCn + 1 is replaced.

도 4를 참조하면, 제1 스테이지(SRC1)는 출력단자(OUT)로부터 출력되는 제1 게이트 신호를 제1 클럭(CKV, 도 1에 도시됨)으로 풀-업시키는 풀업부(161) 및 제2 스테이지(SRC2, 도 1에 도시됨)의 후단 캐리신호에 응답하여 풀업된 상기 제2 게이스 신호를 풀다운시키는 풀다운부(162)를 포함한다.Referring to FIG. 4, the first stage SRC1 may include a pull-up unit 161 and a pull-up unit 161 which pulls up the first gate signal output from the output terminal OUT to the first clock CKV (shown in FIG. 1). And a pull-down unit 162 which pulls down the second gay signal pulled up in response to a rear carry signal of the second stage SRC2 (shown in FIG. 1).

상기 풀업부(161)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭단자(CK1)에 연결되며, 소오스 전극이 상기 출력단자(OUT)에 연결된 제1 트랜지스터(NT1)를 포함한다. 상기 풀다운부(162)는 게이트 전극이 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 출력단자(OUT)에 연결되며, 소오스 전극에 오프전압(Voff)이 제공되는 제2 트랜지스터(NT2)를 포함한다.The pull-up unit 161 includes a first transistor NT1 having a gate electrode connected to the first node N1, a drain electrode connected to the first clock terminal CK1, and a source electrode connected to the output terminal OUT. ). The pull-down unit 162 includes a second transistor NT2 having a gate electrode connected to a second input terminal IN2, a drain electrode connected to the output terminal OUT, and an off voltage Voff provided to a source electrode. ).

상기 제1 스테이지(SRC1)는 개시신호에 응답하여 상기 풀업부(161)를 턴온시키고, 제2 스테이지(SRC2)의 후단 캐리신호에 응답하여 상기 풀업부(101)를 턴오프시키는 풀업 구동부를 더 포함한다. 상기 풀업 구동부는 버퍼부(163), 충전부(164) 및 제1 방전부(165)를 포함한다.The first stage SRC1 turns on the pull-up unit 161 in response to a start signal, and further pull-up driving unit which turns off the pull-up unit 101 in response to a rear carry signal of the second stage SRC2. Include. The pull-up driving unit includes a buffer unit 163, a charging unit 164, and a first discharge unit 165.

상기 버퍼부(163)는 게이트 및 드레인 전극이 제1 입력단자(IN1)에 공통적으로 연결되고, 소오스 전극이 상기 제1 노드(N1)에 연결된 제3 트랜지스터(NT3)를 포함한다. 상기 충전부(164)는 제1 전극은 상기 제1 노드(N1)에 연결되고, 제2 전극은 제2 노드(N2)에 연결된 제1 커패시터(C1)를 포함한다. 상기 제1 방전부(165)는 게이트 전극이 상기 제2 입력단자(IN2)에 연결되고, 드레인 전극이 상기 제1 노드(N1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제4 트랜지스터(NT4)를 포함한다.The buffer unit 163 includes a third transistor NT3 having a gate and a drain electrode commonly connected to the first input terminal IN1, and a source electrode connected to the first node N1. The charging unit 164 includes a first capacitor C1 having a first electrode connected to the first node N1 and a second electrode connected to the second node N2. In the first discharge part 165, a gate electrode is connected to the second input terminal IN2, a drain electrode is connected to the first node N1, and the off voltage Voff is provided to a source electrode. A fourth transistor NT4 is included.

상기 개시신호에 응답하여 상기 제3 트랜지스터(NT3)가 턴온되면, 개시신호는 상기 제1 커패시터(C1)에 충전된다. 상기 제1 커패시터(C1)에 상기 제1 트랜지스터(NT1)의 문턱전압 이상의 전하가 충전되면, 상기 제1 트랜지스터(NT1)가 부트스트랩(BOOTSTRAP)되어 상기 제1 클럭(CKV)의 하이구간을 상기 출력단자(OUT)로 출력한다. 이후, 상기 후단 캐리신호에 응답하여 상기 제4 트랜지스터(NT4)가 턴온되면, 상기 제1 커패시터(C1)에 충전된 전하는 상기 오프전압(Voff)으로 방전된다.When the third transistor NT3 is turned on in response to the start signal, the start signal is charged in the first capacitor C1. When the first capacitor C1 is charged with a charge equal to or greater than the threshold voltage of the first transistor NT1, the first transistor NT1 is bootstraped so that a high period of the first clock CKV is determined. Output to the output terminal (OUT). Subsequently, when the fourth transistor NT4 is turned on in response to the rear carry signal, the charge charged in the first capacitor C1 is discharged to the off voltage Voff.

상기 제1 스테이지(SRC1)는 상기 제1 게이트 신호를 상기 오프전압(Voff) 상태로 홀딩시키는 홀딩부(166), 제2 클럭(CKVB)에 응답하여 상기 제1 게이트 신호를 상기 오프전압(Voff)으로 방전시키는 제2 방전부(167) 및 상기 홀딩부(166)의 구동을 제어하는 스위칭부(168)를 더 포함한다.The first stage SRC1 may be configured to hold the first gate signal to the off voltage Voff state, and to hold the first gate signal to the off voltage Voff in response to a second clock CKVB. A second discharge unit 167 for discharging) and a switching unit 168 for controlling the driving of the holding unit 166.

상기 홀딩부(166)는 게이트 전극이 제3 노드(N3)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제 5 트랜지스터(NT5)를 포함한다. 상기 방전부(167)는 게이트 전극이 제2 클럭단자(CK2)에 연결되고, 드레인 전극이 상기 제2 노드(N2)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제6 트랜지스터(NT6)를 포함한다.The holding unit 166 may include a fifth transistor in which a gate electrode is connected to a third node N3, a drain electrode is connected to the second node N2, and the off voltage Voff is provided to a source electrode. NT5). The sixth transistor of which the discharge unit 167 has a gate electrode connected to the second clock terminal CK2, a drain electrode connected to the second node N2, and the off voltage Voff is provided to a source electrode. (NT6).

상기 스위칭부(168)는 제7 내지 제10 트랜지스터(NT7, NT8, NT9, NT10), 제2 및 제3 커패시터(C2, C3)를 포함한다.The switching unit 168 includes seventh to tenth transistors NT7, NT8, NT9, NT10, and second and third capacitors C2 and C3.

상기 제7 트랜지스터(NT7)의 게이트 전극과 드레인 전극은 제1 클럭단자(CK1)에 공통으로 연결되고, 소오스 전극은 상기 제3 노드(N3)에 연결된다. 상기 제8 트랜지스터(NT8)의 드레인 전극은 상기 제1 클럭단자(CK1)에 연결되고, 게이트 전극은 상기 제2 커패시터(C2)를 통해 상기 제1 클럭단자(CK1)에 연결되며, 소오스 전극은 상기 제3 노드(N33)에 연결된다. 상기 제8 트랜지스터(NT8)의 게이트 전극과 소오스 전극과의 사이에는 상기 제3 커패시터(C3)가 연결된다.The gate electrode and the drain electrode of the seventh transistor NT7 are commonly connected to the first clock terminal CK1, and the source electrode is connected to the third node N3. A drain electrode of the eighth transistor NT8 is connected to the first clock terminal CK1, a gate electrode is connected to the first clock terminal CK1 through the second capacitor C2, and a source electrode is It is connected to the third node N33. The third capacitor C3 is connected between the gate electrode and the source electrode of the eighth transistor NT8.

상기 제9 트랜지스터(NT9)의 게이트 전극은 상기 제2 노드(N2)에 연결되고, 드레인 전극은 상기 제7 트랜지스터(NT7)의 소오스 전극에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다. 상기 제10 트랜지스터(NT10)의 게이트 전극은 상기 제2 노드에 연결되고, 드레인 전극은 상기 제3 노드(N3)에 연결되며, 소오스 전극에는 상기 오프전압(Voff)이 제공된다.A gate electrode of the ninth transistor NT9 is connected to the second node N2, a drain electrode is connected to a source electrode of the seventh transistor NT7, and the source electrode is provided with the off voltage Voff. do. The gate electrode of the tenth transistor NT10 is connected to the second node, the drain electrode is connected to the third node N3, and the source electrode is provided with the off voltage Voff.

상기 제1 클럭(CKV)에 의해서 상기 제7 및 제8 트랜지스터(NT7, NT8)가 턴온된 상태에서, 상기 출력단자(OUT)로 상기 제1 클럭(CKV)이 출력되면, 상기 제2 노드(N2)의 전위는 하이 상태로 상승된다. 상기 제2 노드(N2)의 전위가 상승됨에 따라서, 상기 제9 및 제10 트랜지스터(NT7)가 턴온되고, 상기 제7 및 제8 트랜지스터 (NT7, NT8)로부터 출력된 전압은 상기 제9 및 제10 트랜지스터(NT9, NT10)를 통해 상기 오프전압(VSS)으로 방전된다. 따라서, 상기 제3 노드(N3)의 전위는 로우 상태로 유지되어 상기 제5 트랜지스터(NT5)는 턴오프된다.When the first clock CKV is output to the output terminal OUT while the seventh and eighth transistors NT7 and NT8 are turned on by the first clock CKV, the second node ( The potential of N2) is raised to the high state. As the potential of the second node N2 is increased, the ninth and tenth transistors NT7 are turned on, and the voltages output from the seventh and eighth transistors NT7 and NT8 are set to the ninth and the tenth transistors. The transistor 10 is discharged to the off voltage VSS through the transistors NT9 and NT10. Therefore, the potential of the third node N3 is kept low and the fifth transistor NT5 is turned off.

이후, 상기 제1 게이트 신호가 후단 캐리신호에 의해서 상기 오프전압(Voff)으로 방전되면, 상기 제2 노드(N2)의 전위는 로우 상태로 점차 하락한다. 따라서, 상기 제9 및 제10 트랜지스터(NT9, NT10)는 턴오프 상태로 전환되고, 상기 제7 및 제8 트랜지스터(NT7, NT8)로부터 출력된 전압에 의해서 상기 제3 노드(N3)의 전위는 점차적으로 상승한다. 상기 제3 노드(N3)의 전위가 상승함에 따라서, 상기 제5 트랜지스터(NT5)는 턴온되고, 턴온된 상기 제5 트랜지스터(NT5)에 의해서 상기 제2 노드(N2)의 전위는 상기 오프전압(Voff)으로 더욱 빠르게 다운된다.Thereafter, when the first gate signal is discharged to the off voltage Voff by a subsequent carry signal, the potential of the second node N2 gradually decreases to a low state. Accordingly, the ninth and tenth transistors NT9 and NT10 are turned off, and the potential of the third node N3 is reduced by the voltage output from the seventh and eighth transistors NT7 and NT8. Gradually rises. As the potential of the third node N3 rises, the fifth transistor NT5 is turned on and the potential of the second node N2 is turned off by the turned-on fifth transistor NT5. Voff) is faster down.

이런 상태에서, 상기 제2 클럭단자(CK2)로 제공되는 상기 제2 클럭(CKVB)에 의해서 상기 제6 트랜지스터(NT6)가 턴-온되면, 상기 제2 노드(N2)의 전위는 상기 오프전압(Voff)으로 확실하게 방전된다.In this state, when the sixth transistor NT6 is turned on by the second clock CKVB provided to the second clock terminal CK2, the potential of the second node N2 is turned off. It is surely discharged at (Voff).

한편, 상기 제1 스테이지(SRC1)는 캐리부(169), 리플 방지부(170) 및 리셋부(171)를 더 포함한다.Meanwhile, the first stage SRC1 further includes a carry unit 169, a ripple preventing unit 170, and a reset unit 171.

상기 캐리부(169)는 게이트 전극이 제1 노드(N1)에 연결되고, 드레인 전극이 제1 클럭단자(CK1)에 연결되며, 소오스 전극이 캐리단자(CR)에 연결된 제11 트랜지스터(NT11)를 포함한다. 상기 제11 트랜지스터(NT11)는 상기 제1 노드(N1)의 전위가 상승됨에 따라서 턴온되어 상기 드레인 전극으로 입력된 상기 제1 클럭(CKV)을 캐리신호로써 상기 캐리단자(CR)로 출력한다. The carry unit 169 includes an eleventh transistor NT11 having a gate electrode connected to the first node N1, a drain electrode connected to the first clock terminal CK1, and a source electrode connected to the carry terminal CR. It includes. The eleventh transistor NT11 is turned on as the potential of the first node N1 is increased to output the first clock CKV input to the drain electrode as a carry signal to the carry terminal CR.                     

상기 리플 방지부(170)는 제12 및 제13 트랜지스터(NT12, NT13)를 포함한다. 상기 제12 트랜지스터(NT12)의 게이트 전극은 제1 클럭단자(CK1)에 연결되고, 드레인 전극은 상기 제13 트렌지스터(NT13)의 소오스 전극에 연결되며, 소오스 전극은 제2 노드(N2)에 연결된다. 상기 제13 트랜지스터(NT13)의 게이트 전극은 상기 제2 클럭단자(CK2)에 연결되고, 드레인 전극은 상기 제1 입력단자(IN1)에 연결되며, 소오스 전극은 상기 제11 트랜지스터(NT11)의 드레인 전극에 연결된다.The ripple prevention unit 170 includes twelfth and thirteenth transistors NT12 and NT13. The gate electrode of the twelfth transistor NT12 is connected to the first clock terminal CK1, the drain electrode is connected to the source electrode of the thirteenth transistor NT13, and the source electrode is connected to the second node N2. do. The gate electrode of the thirteenth transistor NT13 is connected to the second clock terminal CK2, the drain electrode is connected to the first input terminal IN1, and the source electrode is a drain of the eleventh transistor NT11. Connected to the electrode.

상기 리플 방지부(170)는 상기 제1 게이트 신호가 상기 오프전압(Voff)으로 방전된 이후에, 상기 제1 및 제2 클럭(CK1, CK2)에 의해서 리플(ripple)되는 것을 방지한다.The ripple preventing unit 170 prevents ripple due to the first and second clocks CK1 and CK2 after the first gate signal is discharged to the off voltage Voff.

상기 리셋부(171)는 게이트 전극이 리셋단자(RE)에 연결되고, 드레인 전극이 제1 입력단자(IN1)에 연결되며, 소오스 전극에 상기 오프전압(Voff)이 제공되는 제14 트랜지스터(NT14)를 포함한다. 상기 리셋단자(RE)로 상기 제n+1 게이트 신호가 제공되면, 상기 제14 트랜지스터(NT14)가 턴온되어 상기 제1 입력단자(IN1)를 통해 제공된 신호를 상기 오프전압(Voff)으로 방전시킨다. 이로써, 상기 제1 입력단자(IN1)를 통해 제공된 신호에 의해서 상기 제3 트랜지스터(NT3)가 턴온되는 것을 방지할 수 있다.The reset unit 171 is a fourteenth transistor NT14 having a gate electrode connected to a reset terminal RE, a drain electrode connected to a first input terminal IN1, and the off voltage Voff provided to a source electrode. ). When the n + 1 th gate signal is provided to the reset terminal RE, the fourteenth transistor NT14 is turned on to discharge the signal provided through the first input terminal IN1 to the off voltage Voff. . As a result, the third transistor NT3 may be prevented from being turned on by the signal provided through the first input terminal IN1.

도 5는 본 발명의 다른 실시예에 따른 표시장치의 평면도이고, 도 6은 도 5에 도시된 절단선 Ⅲ-Ⅲ`에 따라 절단한 단면도이다.5 is a plan view of a display device according to another exemplary embodiment, and FIG. 6 is a cross-sectional view taken along the cutting line III-III ′ of FIG. 5.

도 5 및 도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 표시장치(400)는 제1 및 제2 구동신호에 응답하여 영상을 표시하는 표시패널(300), 상기 표시패 널(300)에 구비되어 상기 표시패널(300)에 상기 제1 및 제2 구동신호를 각각 출력하는 데이터 드라이버(150) 및 게이트 드라이버(160)를 포함한다.5 and 6, the display device 400 according to another exemplary embodiment of the present invention may include a display panel 300 and an display panel 300 that display an image in response to first and second driving signals. And a data driver 150 and a gate driver 160 respectively outputting the first and second driving signals to the display panel 300.

상기 표시패널(300)은 어레이 기판(100), 상기 어레이 기판(100)과 마주하는 컬러필터기판(200), 상기 어레이 기판(100)과 상기 컬러필터기판(200)과의 사이에 개재된 액정층(330) 및 상기 어레이 기판(100)과 상기 컬러필터기판(200)을 결합시키는 실런트(350)를 포함한다.The display panel 300 includes an array substrate 100, a color filter substrate 200 facing the array substrate 100, and a liquid crystal interposed between the array substrate 100 and the color filter substrate 200. And a sealant 350 for coupling the layer 330 and the array substrate 100 to the color filter substrate 200.

상기 표시패널(300)은 상기 영상을 표시하는 표시영역(DA), 상기 표시영역(DA)을 감싸는 실라인 영역(SA), 상기 실라인 영역(SA)의 외측에 구비된 제1 주변영역(PA1) 및 상기 표시영역(DA)과 상기 실라인 영역(SA)의 일부와의 사이에 구비된 제2 주변영역(PA2)을 포함한다.The display panel 300 includes a display area DA displaying the image, a seal line area SA surrounding the display area DA, and a first peripheral area provided outside the seal line area SA. And a second peripheral area PA2 provided between the display area DA and a portion of the seal line area SA.

상기 표시영역(DA)에 대응하여 상기 어레이 기판(100)의 제1 기판(110)에는 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 제1 내지 제m 데이터 라인(DL1 ~ DLm)이 형성된다. 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)은 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)과 서로 절연되게 교차한다. 또한, 상기 표시영역(DA)에 대응하여 상기 제1 기판(110)에는 다수의 박막 트랜지스터 및 다수의 액정 커패시터가 더 형성된다.First to nth gate lines GL1 to GLn and first to mth data lines DL1 to DLm are formed on the first substrate 110 of the array substrate 100 corresponding to the display area DA. do. The first to nth gate lines GL1 to GLn cross the first to mth data lines DL1 to DLm insulated from each other. In addition, a plurality of thin film transistors and a plurality of liquid crystal capacitors are further formed on the first substrate 110 to correspond to the display area DA.

예를 들어, 상기 다수의 박막 트랜지스터 중 제1 박막 트랜지스터(Tr1)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 전기적으로 연결되고, 상기 제1 박막 트랜지스터(Tr1)의 소오스 전극은 상기 제1 데이터 라인(DL1)과 전기적으로 연결되며, 상기 제1 박막 트랜지스터(Tr1)의 드레인 전극은 상기 다수의 액정 커패시터 중 제1 액정 커패시터(Clc1)에 연결된다.For example, the gate electrode of the first thin film transistor Tr1 among the plurality of thin film transistors is electrically connected to the first gate line GL1, and the source electrode of the first thin film transistor Tr1 is the first electrode. The drain electrode of the first thin film transistor Tr1 is electrically connected to the data line DL1 and is connected to a first liquid crystal capacitor Clc1 of the plurality of liquid crystal capacitors.

상기 표시영역(DA)에 대응하여 상기 컬러필터기판(200)의 제2 기판(210) 상에는 레드, 그린 및 블루 색화소(R, G, B)를 포함하는 컬러필터층(220) 및 상기 레드, 그린 및 블루 색화소(R, G, B) 중 인접하는 두 개의 색화소 사이에 형성된 제1 차광층(230)이 구비된다. 또한, 상기 실라인 영역(SA)에 대응하여 상기 제2 기판 상에는 제2 차광층(240)이 구비된다. 상기 컬러필터층(220), 제1 및 제2 차광층(230, 240)이 구비된 상기 제2 기판(210)의 전면에는 공통전극(250)이 형성된다.On the second substrate 210 of the color filter substrate 200 corresponding to the display area DA, the color filter layer 220 including the red, green, and blue color pixels R, G, and B, and the red, The first light blocking layer 230 formed between two adjacent color pixels among the green and blue color pixels R, G, and B is provided. In addition, a second light blocking layer 240 is provided on the second substrate to correspond to the seal line area SA. The common electrode 250 is formed on an entire surface of the second substrate 210 including the color filter layer 220 and the first and second light blocking layers 230 and 240.

한편, 상기 제1 주변영역(PA1)에서 상기 어레이 기판(100)의 제1 기판(110)은 상기 컬러필터기판(200)의 제2 기판(210)보다 길게 연장되어, 상기 제1 주변영역(PA1)에 대응하여 상기 제1 기판(110) 상에는 칩 형태로 이루어진 상기 데이터 드라이버(150)가 실장된다. 상기 데이터 드라이버(150)는 상기 표시영역(DA)에 형성된 상기 제1 내지 제n 데이터 라인(DL1 ~ DLm)과 전기적으로 연결된다. 상기 데이터 드라이버(150)로부터 출력된 상기 제1 구동신호는 제1 내지 제m 데이터 신호를 포함하고, 상기 제1 내지 제m 데이터 신호는 상기 제1 내지 제m 데이터 라인(DL1 ~ DLm)으로 인가된다.Meanwhile, in the first peripheral area PA1, the first substrate 110 of the array substrate 100 extends longer than the second substrate 210 of the color filter substrate 200, so that the first peripheral area ( The data driver 150 having a chip shape is mounted on the first substrate 110 in correspondence with the PA1). The data driver 150 is electrically connected to the first to nth data lines DL1 to DLm formed in the display area DA. The first driving signal output from the data driver 150 includes first to m th data signals, and the first to m th data signals are applied to the first to m th data lines DL1 to DLm. do.

한편, 상기 제2 주변영역(PA2)에 인접하는 상기 실라인 영역(SA)의 일부분과 상기 제2 주변영역(PA2)에는 상기 게이트 드라이버(160)가 상기 다수의 박막 트랜지스터와 동일한 공정을 통해 동일한 시간 상에서 형성된다. 상기 게이트 드라이버(160)는 상기 표시영역(DA)에 형성된 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)과 전기적으로 연결된다. 상기 게이트 드라이버(160)로부터 출력된 상기 제2 구동신호 는 제1 내지 제n 게이트 신호(OUT1 ~ OUTn, 도 1에 도시됨)를 포함하고, 상기 제1 내지 제n 게이트 신호는 상기 제1 내지 제n 게이트 라인(GL1 ~ GLn)으로 인가된다.Meanwhile, the gate driver 160 is the same in the portion of the seal line area SA adjacent to the second peripheral area PA2 and the second peripheral area PA2 through the same process as the plurality of thin film transistors. Formed in time. The gate driver 160 is electrically connected to the first to nth gate lines GL1 to GLn formed in the display area DA. The second driving signal output from the gate driver 160 may include first to nth gate signals OUT1 to OUTn (shown in FIG. 1), and the first to nth gate signals may include the first to nth gate signals. It is applied to the nth gate lines GL1 to GLn.

상기 표시영역(DA) 및 상기 제2 주변영역(PA2)에 대응하여 상기 컬러필터기판(200)과 상기 어레이 기판(100)과의 사이에는 상기 액정층(330)이 개재되고, 상기 실라인 영역(SA)에는 상기 어레이 기판(100)과 상기 컬러필터기판(200)을 결합시키는 상기 실런트(350)가 형성된다.The liquid crystal layer 330 is interposed between the color filter substrate 200 and the array substrate 100 to correspond to the display area DA and the second peripheral area PA2. The sealant 350 is formed on the SA to bond the array substrate 100 and the color filter substrate 200 to each other.

상기 실런트(350)는 상기 실라인 영역(SA)에 형성된 상기 게이트 드라이버(160)의 일부분을 커버한다. 따라서, 상기 실런트(350)는 도전성 이물에 의해서 상기 공통전극(250)과 상기 게이트 드라이버(160)가 전기적인 쇼트되는 것을 방지한다.The sealant 350 covers a portion of the gate driver 160 formed in the seal line area SA. Therefore, the sealant 350 prevents the common electrode 250 and the gate driver 160 from being electrically shorted by a conductive foreign material.

또한, 상기 액정층(330)보다 유전율이 작은 상기 실런트(350)가 상기 공통전극(250)과 상기 게이트 드라이버(160)의 사이에 재개됨으로써, 상기 공통전극(250)과 상기 게이트 드라이버(160)와의 사이에서 생성되는 기생 커패시턴스가 감소된다. 이로써, 상기 게이트 드라이버(160)의 오동작을 방지할 수 있다.In addition, the sealant 350 having a dielectric constant smaller than that of the liquid crystal layer 330 is restarted between the common electrode 250 and the gate driver 160, so that the common electrode 250 and the gate driver 160 are reopened. The parasitic capacitance generated between and is reduced. As a result, malfunction of the gate driver 160 can be prevented.

도 7은 도 6에 도시된 어레이 기판에서 도 2의 Ⅱ-Ⅱ`에 해당하는 영역과 게이트 라인이 형성된 표시영역의 일부분을 확대하여 나타낸 단면도이다.FIG. 7 is an enlarged cross-sectional view of a portion of the array substrate illustrated in FIG. 6 and a display region in which a region corresponding to II-II ′ of FIG. 2 and a gate line are formed.

도 7을 참조하면, 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 리셋배선(SL5) 및 제1 게이트 라인(GL1)은 제1 금속막으로 이루어져 제1 기판(110) 상에 구비된다. 예를 들어, 상기 제1 금속막은 알루미늄(Al) 계열의 금속, 은(Ag) 계열의 금속, 구리(Cu) 계열의 금속, 몰리브덴(Mo) 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 단일막 구조를 갖는다.Referring to FIG. 7, the start signal line SL1, the first clock line SL2, the second clock line SL3, the reset line SL5, and the first gate line GL1 may be formed of a first metal layer. 1 is provided on the substrate (110). For example, the first metal layer may include aluminum (Al) -based metal, silver (Ag) -based metal, copper (Cu) -based metal, molybdenum (Mo) -based metal, chromium (Cr), and tantalum (Ta). Or it has a single film structure containing titanium (Ti).

한편, 상기 제1 금속막은 하부막과 상기 하부막 상에 구비되고 상기 하부막과 다른 물리적 성질을 갖는 상부막으로 이루어진 이중막 구조를 가질 수 있다. 상기 상부막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들어, 알루미늄(Al) 계열의 금속, 은(Ag) 계열의 금속, 구리(Cu) 계열의 금속을 포함한다. 상기 하부막은 ITO 및 IZO와의 접촉 특성이 우수한 물질, 예를 들어, 크롬(Cr), 몰리브덴(Mo), 몰리브덴(Mo) 합금, 탄탈륨(Ta), 또는 티타늄(Ti)을 포함한다.The first metal layer may have a double layer structure formed on the lower layer and the lower layer and include an upper layer having a physical property different from that of the lower layer. The upper layer includes a low resistivity metal such as an aluminum (Al) metal, an silver (Ag) metal, and a copper (Cu) metal to reduce a signal delay or a voltage drop. . The lower layer includes a material having excellent contact properties with ITO and IZO, for example, chromium (Cr), molybdenum (Mo), molybdenum (Mo) alloy, tantalum (Ta), or titanium (Ti).

본 발명의 바람직한 일 실시예로, 이중막 구조를 갖는 상기 제1 금속막은 아루미늄 네오디뮴(AlNd)으로 이루어진 상부막과 몰리브덴 텅스텐(MoW)으로 이루어진 하부막을 포함할 수 있다.In a preferred embodiment of the present invention, the first metal film having a double film structure may include an upper film made of aluminum neodymium (AlNd) and a lower film made of molybdenum tungsten (MoW).

상기 제1 기판(110) 상에 구비된 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3), 리셋배선(SL5) 및 제1 게이트 라인(GL1)은 게이트 절연막(120)에 의해서 전체적으로 커버된다.The start signal line SL1, the first clock line SL2, the second clock line SL3, the reset line SL5, and the first gate line GL1 provided on the first substrate 110 may be gated. It is entirely covered by the insulating film 120.

상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1 ~ CL3) 및 제1 데이터 라인(DL1)은 제2 금속막으로 이루어져 상기 게이트 절연막(120) 상에 구비된다. 여기서, 상기 제2 금속막은 크롬(Cr)으로 이루어진 단일막 구조를 갖거나, 순차적으로 적층된 몰리브덴 텅스텐(MoW), 알루미늄 네오디뮴(AlNd) 및 몰리브덴 텅스텐(MoW)으로 이루어진 삼중막 구조를 가질 수 있다.The off voltage line SL4, the first to third connection lines CL1 to CL3, and the first data line DL1 are formed on the gate insulating layer 120 by using a second metal layer. Here, the second metal film may have a single layer structure made of chromium (Cr) or may have a triple layer structure made of molybdenum tungsten (MoW), aluminum neodymium (AlNd), and molybdenum tungsten (MoW) sequentially stacked. .

상기 제1 내지 제3 연결배선(CL1 ~ CL3)이 상기 개시신호배선(SL1), 제1 클 럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)과 서로 다른 층에 구비된다. 따라서, 상기 제1 내지 제3 연결배선(CL1 ~ CL3)이 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)과 전기적으로 절연된다. The first to third connection wirings CL1 to CL3 are provided on different layers from the start signal wiring SL1, the first clock wiring SL2, the second clock wiring SL3, and the reset wiring SL5. do. Therefore, the first to third connection lines CL1 to CL3 are electrically insulated from the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5. .

상기 오프전압배선(SL4)은 상기 제1 연결배선(CL1)과 함께 상기 게이트 절연막(120) 상에 구비된다. 따라서, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)은 동시에 패터닝되어 서로 일체로 형성된다. 그 결과, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키기 위한 콘택전극이 요구되지 않는다.The off voltage line SL4 is provided on the gate insulating layer 120 together with the first connection line CL1. Accordingly, the off voltage line SL4 and the first connection line CL1 are simultaneously patterned and formed integrally with each other. As a result, a contact electrode for electrically connecting the off voltage line SL4 and the first connection line CL1 is not required.

이후, 상기 게이트 절연막(120) 상에 형성된 상기 오프전압배선(SL4), 제1 내지 제3 연결배선(CL1 ~ CL3)은 보호막(130)에 의해서 전체적으로 커버된다. 상기 보호막(130)은 무기 절연막(131) 및 유기 절연막(132)을 포함한다.Thereafter, the off voltage line SL4 and the first to third connection lines CL1 to CL3 formed on the gate insulating layer 120 are entirely covered by the passivation layer 130. The passivation layer 130 may include an inorganic insulating layer 131 and an organic insulating layer 132.

서로 다른 층에 구비된 상기 제1 클럭배선(SL2)과 제2 연결배선(CL2)은 제1 콘택전극(CE1)에 의해서 전기적으로 연결되고, 서로 다른 층에 구비된 제2 클럭배선(SL3)과 제3 연결배선(CL3)은 제2 콘택전극(CE2)에 연결된다. 반면에, 상기 오프전압배선(SL4)과 제1 연결배선(CL1)은 동일한 층에 구비되므로 일체로 형성된다.The first clock line SL2 and the second connection line CL2 provided on different layers are electrically connected to each other by the first contact electrode CE1, and the second clock line SL3 provided on different layers. And the third connection line CL3 are connected to the second contact electrode CE2. On the other hand, since the off voltage line SL4 and the first connection line CL1 are provided on the same layer, they are integrally formed.

상기 제1 내지 제3 연결배선(CL1 ~ CL3)은 상기 개시신호배선(SL1), 제1 클럭배선(SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)과 서로 다른 층에 구비되므로, 상기 제1 내지 제3 연결배선(CL1 ~ CL3) 각각은 대응하지 않은 신호배선들(SL1, SL2, SL, SL5)과 전기적으로 절연된다.The first to third connection lines CL1 to CL3 are provided on different layers from the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5. Each of the first to third connection lines CL1 to CL3 is electrically insulated from non-corresponding signal lines SL1, SL2, SL, and SL5.

여기서, 상기 오프전압배선(SL4)은 상기 개시신호배선(SL1), 제1 클럭배선 (SL2), 제2 클럭배선(SL3) 및 리셋배선(SL5)보다 상기 기판(110)의 외측에 인접하여 구비되므로, 상기 제2 및 제3 연결배선(CL2, CL3)과 오버랩되지 않는다.The off voltage line SL4 is adjacent to the outside of the substrate 110 than the start signal line SL1, the first clock line SL2, the second clock line SL3, and the reset line SL5. Since it is provided, it does not overlap with the second and third connection wirings CL2 and CL3.

따라서, 상기 오프전압배선(SL4)은 상기 제1 내지 제3 연결배선(CL1 ~ CL3)과 동일한 층에 구비될 수 있다. 그 결과, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키기 위한 콘택전극이 불필요하게된다. 이로써, 상기 게이트 드라이버(160) 내에 형성된 콘택전극의 개수가 감소되고, 콘택전극에 의해서 증가되는 배선 저항을 감소시킬 수 있다.Therefore, the off voltage line SL4 may be provided on the same layer as the first to third connection lines CL1 to CL3. As a result, a contact electrode for electrically connecting the off voltage line SL4 and the first connection line CL1 is unnecessary. As a result, the number of contact electrodes formed in the gate driver 160 may be reduced, and wiring resistance increased by the contact electrodes may be reduced.

또한, 실러트(350, 도 6에 도시됨)의 미스 얼라인으로 인해서 상기 오프전압배선(SL4)이 외부로 노출되더라도, 콘택전극에 의한 상기 게이트 드라이버(160)의 부식율을 감소시킬 수 있고, 그 결과, 상기 게이트 드라이버(160)의 오동작을 방지할 수 있다.In addition, even if the off voltage wiring SL4 is exposed to the outside due to a misalignment of the sealant 350 (shown in FIG. 6), the corrosion rate of the gate driver 160 by the contact electrode may be reduced. As a result, malfunction of the gate driver 160 can be prevented.

도 8은 본 발명의 또 다른 실시예에 따른 어레이 기판의 단면도이다.8 is a cross-sectional view of an array substrate according to another embodiment of the present invention.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 어레이 기판의 제1 기판(110) 상에는 제1 금속막으로 이루어진 오프전압배선(SL5), 제1 내지 제3 연결배선(CL1 ~ CL3) 및 제1 게이트 라인(GL1)이 구비된다.Referring to FIG. 8, on the first substrate 110 of the array substrate according to another embodiment of the present invention, an off voltage wiring SL5 made of a first metal film, and first to third connection wirings CL1 to CL3. And a first gate line GL1.

상기 제1 기판(110) 상에 구비된 상기 오프전압배선(SL5), 제1 내지 제3 연결배선(CL1 ~ CL3) 및 제1 게이트 라인(GL1)은 게이트 절연막(120)에 의해서 커버된다. 상기 게이트 절연막(120) 상에는 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3), 리셋배선(SL5) 및 제1 데이터 라인(DL1)이 구비된다.The off voltage line SL5, the first to third connection lines CL1 to CL3, and the first gate line GL1 provided on the first substrate 110 are covered by a gate insulating layer 120. The start signal line SL1, the first and second clock lines SL2 and SL3, the reset line SL5, and the first data line DL1 are provided on the gate insulating layer 120.

상기 게이트 절연막(120) 상에 구비된 상기 개시신호배선(SL1), 제1 및 제2 클럭배선(SL2, SL3), 리셋배선(SL5) 및 제1 데이터 라인(DL1)은 보호막(130)에 의해서 커버된다.The start signal line SL1, the first and second clock lines SL2 and SL3, the reset line SL5, and the first data line DL1 on the gate insulating layer 120 may be formed on the passivation layer 130. Covered by.

서로 다른 층에 구비된 상기 제1 클럭배선(SL2)과 제2 연결배선(CL2)은 제1 콘택전극(CE1)에 의해서 전기적으로 연결되고, 서로 다른 층에 구비된 제2 클럭배선(SL3)과 제3 연결배선(CL3)은 제2 콘택전극(CE2)에 연결된다. 반면에, 상기 오프전압배선(SL4)과 제1 연결배선(CL1)은 동일한 층에 구비되므로 일체로 형성된다.The first clock line SL2 and the second connection line CL2 provided on different layers are electrically connected to each other by the first contact electrode CE1, and the second clock line SL3 provided on different layers. And the third connection line CL3 are connected to the second contact electrode CE2. On the other hand, since the off voltage line SL4 and the first connection line CL1 are provided on the same layer, they are integrally formed.

따라서, 상기 오프전압배선(SL4)과 상기 제1 연결배선(CL1)을 전기적으로 연결시키기 위한 콘택전극이 불필요하게되어, 상기 게이트 드라이버(160) 내에 형성된 콘택전극의 개수가 감소된다. 이로써, 콘택전극에 의해서 증가되는 배선 저항을 감소시킬 수 있고, 콘택전극에 의한 게이트 드라이버(160)의 부식을 방지할 수 있다.Therefore, a contact electrode for electrically connecting the off voltage line SL4 and the first connection line CL1 is unnecessary, thereby reducing the number of contact electrodes formed in the gate driver 160. As a result, the wiring resistance increased by the contact electrode can be reduced, and corrosion of the gate driver 160 due to the contact electrode can be prevented.

도 1 내지 도 8에서는 본 발명의 일 실시예로 오프전압배선(SL4)이 제1 내지 제3 연결배선(CL1 ~ CL3)과 동일층에 구비되는 구조를 제시하였다.1 to 8 illustrate a structure in which the off voltage line SL4 is provided on the same layer as the first to third connection lines CL1 to CL3 as an embodiment of the present invention.

그러나, 오프전압배선(SL4) 이외에 제1 및 제2 클럭배선(SL2, SL3) 중 어느 하나가 어레이 기판의 외곽에 가장 인접하게 배치된다면, 상기 제1 또는 제2 클럭배선(SL2, SL3)이 제1 내지 제3 연결배선(CL1 ~ CL3)과 동일층에 구비된다. 이 경우, 상기 제1 또는 제2 클럭배선(SL2, SL3)은 상기 제2 또는 제3 연결배선(CL2, CL3)과 각각 일체로 형성된다. 따라서, 제1 또는 제2 콘택전극(CE1, CE2)이 제거될 수 있고, 그 결과, 제1 또는 제2 콘택전극(CE1, CE2)에 의한 상기 게이트 드라이버(160)의 부식을 방지할 수 있다.However, if any one of the first and second clock wirings SL2 and SL3 other than the off voltage wiring SL4 is disposed closest to the outside of the array substrate, the first or second clock wirings SL2 and SL3 may be disposed. It is provided on the same layer as the first to third connection wirings CL1 to CL3. In this case, the first or second clock wires SL2 and SL3 are integrally formed with the second or third connection wires CL2 and CL3, respectively. Accordingly, the first or second contact electrodes CE1 and CE2 may be removed, and as a result, corrosion of the gate driver 160 by the first or second contact electrodes CE1 and CE2 may be prevented. .

이와 같은 구동유닛 및 이를 갖는 표시장치에 따르면, 회로부로부터 가장 멀리 이격된 오프전압배선은 제1 내지 제3 연결배선과 동일층에 구비되어 대응하는 제1 연결배선과 일체로 형성된다. 따라서, 제1 신호배선과 제1 연결배선을 연결시키는 콘택전극이 제거되어 구동유닛의 형성된 콘택전극의 개수가 감소되고, 그 결과 콘택전극의 부식에 의한 구동유닛의 오동작을 방지할 수 있다.According to the driving unit and the display device having the same, the off-voltage wiring farthest from the circuit part is provided on the same layer as the first to third connecting wirings and is integrally formed with the corresponding first connecting wirings. Accordingly, the number of contact electrodes formed in the driving unit is reduced by removing the contact electrodes connecting the first signal wiring and the first connection wiring, and as a result, malfunction of the driving unit due to corrosion of the contact electrodes can be prevented.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

Claims (19)

종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 구동신호를 출력하는 회로부; 및A circuit unit including a plurality of stages connected in cascade and outputting a driving signal in response to the plurality of control signals; And 외부로부터 상기 다수의 제어신호를 각각 입력받는 제1 및 제2 신호배선, 상기 제1 신호배선을 상기 다수의 스테이지에 연결시키는 제1 연결배선, 상기 제2 신호배선을 상기 다수의 스테이지에 연결시키는 제2 연결배선을 포함하고, 상기 제1 신호배선, 제1 및 제2 연결배선은 상기 제2 신호배선과 서로 다른 층에 구비되는 배선부를 포함하는 것을 특징으로 하는 구동유닛.First and second signal wires receiving the plurality of control signals from an external source, a first connection wire connecting the first signal wires to the plurality of stages, and connecting the second signal wires to the plurality of stages. And a second connection line, wherein the first signal line, the first and second connection lines include a wiring unit provided on a different layer from the second signal line. 제1항에 있어서, 상기 제2 신호배선은 상기 제1 신호배선과 상기 회로부와의 사이에 개재되는 것을 특징으로 하는 구동유닛.The driving unit according to claim 1, wherein the second signal wiring is interposed between the first signal wiring and the circuit portion. 제2항에 있어서, 상기 제1 신호배선은 상기 제1 연결배선과 일체로 형성되는 것을 특징으로 하는 구동유닛.The driving unit of claim 2, wherein the first signal line is integrally formed with the first connection line. 제1항에 있어서, 상기 제2 신호배선은,The method of claim 1, wherein the second signal wiring, 외부로부터 상기 회로부의 동작을 개시하는 개시신호를 입력받는 개시신호배선;A start signal wiring configured to receive a start signal for starting the operation of the circuit unit from the outside; 외부로부터 제1 클럭을 입력받는 제1 클럭배선; 및A first clock wire configured to receive a first clock from the outside; And 외부로부터 상기 제1 클럭과 다른 위상을 갖는 제2 클럭을 입력받는 제2 클럭배선을 포함하는 것을 특징으로 하는 구동유닛.And a second clock wiring configured to receive a second clock having a phase different from that of the first clock from the outside. 제4항에 있어서, 상기 제1 신호배선은 외부로부터 오프전압을 입력받는 오프전압배선이고,The method of claim 4, wherein the first signal wiring is an off voltage wiring for receiving an off voltage from the outside, 상기 개시신호배선, 제1 및 제2 클럭배선은 상기 제1 신호배선과 상기 회로부와의 사이에 개재되는 것을 특징으로 하는 구동유닛.And the start signal wiring, the first and the second clock wiring are interposed between the first signal wiring and the circuit portion. 제1항에 있어서, 상기 다수의 스테이지 각각은,The method of claim 1, wherein each of the plurality of stages, 개시신호 또는 이전 스테이지의 전단 구동신호를 입력받는 입력단자;An input terminal for receiving a start signal or a previous driving signal of a previous stage; 제1 또는 제2 클럭을 입력받는 제1 클럭단자;A first clock terminal configured to receive a first or second clock; 제2 또는 제1 클럭을 입력받는 제2 클럭단자;A second clock terminal configured to receive a second or first clock; 오프전압을 입력받는 오프전압단자;An off voltage terminal receiving an off voltage; 다음 스테이지의 후단 캐리신호를 입력받는 제어단자;A control terminal for receiving a rear carry signal of a next stage; 캐리신호를 출력하는 캐리단자; 및A carry terminal for outputting a carry signal; And 상기 구동신호를 출력하는 출력단자를 포함하는 것을 특징으로 하는 구동유닛.And an output terminal for outputting the drive signal. 제6항에 있어서, 상기 다수의 스테이지 각각은 마지막 스테이지의 구동신호를 입력받는 리셋단자를 포함하는 것을 특징으로 하는 구동유닛.The driving unit of claim 6, wherein each of the plurality of stages includes a reset terminal configured to receive a driving signal of a last stage. 제7항에 있어서, 상기 제2 신호배선은 상기 마지막 스테이지의 상기 구동신호를 상기 다수의 스테이지로 제공하는 리셋배선을 더 포함하는 것을 특징으로 하는 구동유닛.8. The driving unit of claim 7, wherein the second signal wiring further comprises a reset wiring for providing the driving signal of the last stage to the plurality of stages. 게이트 신호 및 데이터 신호에 응답하여 영상을 표시하는 표시패널;A display panel configured to display an image in response to a gate signal and a data signal; 상기 데이터 신호를 발생하여 상기 표시패널로 제공하는 데이터 드라이버; 및A data driver generating the data signal and providing the data signal to the display panel; And 상기 게이트 신호를 발생하여 상기 표시패널로 제공하는 게이트 드라이버를 포함하고,A gate driver configured to generate the gate signal and provide the gate signal to the display panel; 상기 게이트 드라이버는,The gate driver, 종속적으로 연결된 다수의 스테이지를 포함하고, 다수의 제어신호에 응답하여 구동신호를 출력하는 회로부; 및A circuit unit including a plurality of stages connected in cascade and outputting a driving signal in response to the plurality of control signals; And 외부로부터 상기 다수의 제어신호를 각각 입력받는 제1 및 제2 신호배선, 상기 제1 신호배선을 상기 다수의 스테이지에 연결시키는 제1 연결배선, 상기 제2 신호배선을 상기 다수의 스테이지에 연결시키는 제2 연결배선을 포함하고, 상기 제1 신호배선, 제1 및 제2 연결배선은 상기 제2 신호배선과 서로 다른 층에 구비되는 배선부를 포함하는 것을 특징으로 하는 표시장치.First and second signal wires receiving the plurality of control signals from an external source, a first connection wire connecting the first signal wires to the plurality of stages, and connecting the second signal wires to the plurality of stages. And a second connection line, wherein the first signal line, the first and second connection lines include a wiring part provided on a different layer from the second signal line. 제9항에 있어서, 상기 게이트 드라이버는 상기 표시패널에 형성되는 것을 특 징으로 하는 표시장치.The display device of claim 9, wherein the gate driver is formed on the display panel. 제9항에 있어서, 상기 표시패널은,The display panel of claim 9, wherein the display panel comprises: 상기 게이트 신호를 출력하는 상기 게이트 드라이버, 상기 게이트 신호를 입력받는 다수의 게이트 라인 및 상기 데이터 신호를 입력받는 다수의 데이터 라인이 형성된 제1 표시기판; 및A first display substrate on which the gate driver to output the gate signal, a plurality of gate lines to receive the gate signal, and a plurality of data lines to receive the data signal are formed; And 상기 제1 표시기판과 대향하여 결합하는 제2 표시기판을 포함하는 것을 특징으로 하는 표시장치.And a second display substrate coupled to the first display substrate so as to face the first display substrate. 제11항에 있어서, 상기 다수의 게이트 라인은 제1 층에 구비되고, 상기 다수의 데이터 라인은 상기 제1 층과 다른 제2 층에 구비되어 상기 다수의 게이트 라인과 절연되게 교차하는 것을 특징으로 하는 표시장치.The method of claim 11, wherein the plurality of gate lines are provided in a first layer, and the plurality of data lines are provided in a second layer different from the first layer and intersect the plurality of gate lines insulated from each other. Display. 제12항에 있어서, 상기 제2 신호배선은 상기 제1 층에 구비되고,The method of claim 12, wherein the second signal wiring is provided in the first layer, 상기 제1 신호배선, 제1 및 제2 연결배선은 상기 제2 층에 구비되는 것을 특징으로 하는 표시장치.And the first signal line and the first and second connection lines are provided in the second layer. 제13항에 있어서, 상기 제1 신호배선, 상기 제1 및 제2 연결배선은 몰리브덴 텅스텐, 알루미늄 및 몰리브덴 텅스텐이 순차적으로 적층된 삼중막 구조를 갖는 것을 특징으로 하는 표시장치.The display device of claim 13, wherein the first signal line, the first and second connection lines have a triple layer structure in which molybdenum tungsten, aluminum, and molybdenum tungsten are sequentially stacked. 제13항에 있어서, 상기 제1 신호배선과 상기 제1 연결배선은 일체로 형성된 것을 특징으로 하는 표시장치.The display device of claim 13, wherein the first signal line and the first connection line are integrally formed. 제12항에 있어서, 상기 제1 신호배선, 제1 및 제2 연결배선은 상기 제1 층에 구비되고,The method of claim 12, wherein the first signal wiring, the first and second connection wiring is provided in the first layer, 상기 제2 신호배선은 상기 제2 층에 구비되는 것을 특징으로 하는 표시장치.And the second signal line is provided in the second layer. 제11항에 있어서, 상기 표시패널은,The display panel of claim 11, wherein the display panel comprises: 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 형성된 액정층; 및A liquid crystal layer formed between the first display substrate and the second display substrate; And 상기 제1 표시기판과 상기 제2 표시기판과의 사이에 개재되어 상기 제1 및 제2 표시기판을 결합시키고, 상기 제1 표시기판에 형성된 상기 게이트 드라이버와 부분적으로 오버랩되는 결합부재를 더 포함하는 것을 특징으로 하는 표시장치.A coupling member interposed between the first display substrate and the second display substrate to couple the first and second display substrates and partially overlap the gate driver formed on the first display substrate. Display device characterized in that. 제9항에 있어서, 상기 제2 신호배선은,The method of claim 9, wherein the second signal wiring, 외부로부터 상기 회로부의 동작을 개시하는 개시신호를 입력받는 개시신호배선;A start signal wiring configured to receive a start signal for starting the operation of the circuit unit from the outside; 외부로부터 제1 클럭을 입력받는 제1 클럭배선; 및A first clock wire configured to receive a first clock from the outside; And 외부로부터 상기 제1 클럭과 다른 위상을 갖는 제2 클럭을 입력받는 제2 클럭배선을 포함하는 것을 특징으로 하는 표시장치.And a second clock line configured to receive a second clock having a phase different from that of the first clock from the outside. 제18항에 있어서, 상기 제1 신호배선은 외부로부터 오프전압을 입력받는 오프전압배선이고,19. The apparatus of claim 18, wherein the first signal line is an off voltage line receiving an off voltage from an external device. 상기 개시신호배선, 제1 및 제2 클럭배선은 상기 제1 신호배선과 상기 회로부와의 사이에 구비되는 것을 특징으로 하는 표시장치.And the start signal line and the first and second clock lines are provided between the first signal line and the circuit unit.
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