KR20060019070A - Manufacturing method of thin film transistor array panel - Google Patents
Manufacturing method of thin film transistor array panel Download PDFInfo
- Publication number
- KR20060019070A KR20060019070A KR1020040067534A KR20040067534A KR20060019070A KR 20060019070 A KR20060019070 A KR 20060019070A KR 1020040067534 A KR1020040067534 A KR 1020040067534A KR 20040067534 A KR20040067534 A KR 20040067534A KR 20060019070 A KR20060019070 A KR 20060019070A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- line
- contact hole
- region
- gate
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000010408 film Substances 0.000 claims abstract description 125
- 238000002161 passivation Methods 0.000 claims abstract description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 15
- 230000001681 protective effect Effects 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 108
- 229910021417 amorphous silicon Inorganic materials 0.000 description 41
- 239000012535 impurity Substances 0.000 description 33
- 239000004973 liquid crystal related substance Substances 0.000 description 22
- 238000003860 storage Methods 0.000 description 21
- 239000003990 capacitor Substances 0.000 description 20
- 239000004020 conductor Substances 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- 229910045601 alloy Inorganic materials 0.000 description 11
- 239000000956 alloy Substances 0.000 description 11
- 239000011651 chromium Substances 0.000 description 11
- 206010034972 Photosensitivity reaction Diseases 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 9
- 239000011368 organic material Substances 0.000 description 9
- 230000036211 photosensitivity Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 7
- 229910052804 chromium Inorganic materials 0.000 description 7
- 229910000838 Al alloy Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012044 organic layer Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극과 중첩하는 반도체층을 형성하는 단계, 반도체층과 일부분이 중첩하는 소스 전극을 가지는 데이터선을 형성하는 단계, 반도체층과 일부분이 중첩하며 게이트 전극을 중심으로 소스 전극과 대향하는 드레인 전극을 형성하는 단계, 반도체층을 덮는 보호막을 형성하는 단계, 보호막 위에 드레인 전극의 일부에 대응하며 드레인 전극의 경계선에 인접할수록 넓은 간격으로 배치되어 있는 슬릿을 가지고 있어 빛의 일부분만 투과시키는 제1 영역, 적어도 드레인 전극의 경계선에 대응하여 제1 영역과 연속하여 배치되어 있으며 빛의 대부분을 투과시키는 제2 영역 및 빛을 투과시키지 않으며 제1 및 제2 영역을 제외한 제3 영역을 포함하는 마스크를 이용하여 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 이용하여 보호막을 식각하여 드레인 전극을 노출하는 제1 접촉구를 형성하는 단계, 보호막 위에 제1 접촉구를 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다. A method of manufacturing a thin film transistor array panel according to the present invention includes forming a gate line having a gate electrode on a substrate, forming a gate insulating film covering the gate line, forming a semiconductor layer overlapping the gate electrode on the gate insulating film, Forming a data line having a source electrode partially overlapping the semiconductor layer, forming a drain electrode partially overlapping the semiconductor layer and facing the source electrode with respect to the gate electrode, and forming a protective film covering the semiconductor layer The first region has a slit corresponding to a part of the drain electrode on the passivation layer and is disposed at a wider interval as the region is adjacent to the boundary line of the drain electrode, and transmits only a part of the light. A second arranged in series and transmitting most of the light Forming a first photoresist pattern using a mask including a region and a third region except for the first and second regions, and etching the passivation layer using the first photoresist pattern as an etch mask. Forming a first contact hole exposing the light emitting layer; and forming a pixel electrode connected to the drain electrode through the first contact hole on the passivation layer.
접촉부, 보호막, 슬릿Contacts, Shields, Slits
Description
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 1 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention.
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along the line II-II ',
도 3a, 도 4a, 도 5a, 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 3A, 4A, 5A, and 7A are layout views of a thin film transistor array panel at an intermediate stage of a method of manufacturing the thin film transistor array panel shown in FIGS. 1 and 2 according to an embodiment of the present invention. Are listed accordingly,
도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고, 3B is a cross-sectional view taken along the line IIIb-IIIb ′ of FIG. 3A;
도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 4B is a cross-sectional view taken along the line IVb-IVb ′ of FIG. 4A;
도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 5B is a cross-sectional view taken along the line Vb-Vb ′ of FIG. 5A;
도 6은 도 5b의 다음 단계에서의 단면도이고,6 is a cross-sectional view at the next step of FIG. 5B,
도 7b는 도 7a의 VII-VII'선을 따라 자른 단면도이고,FIG. 7B is a cross-sectional view taken along the line VII-VII ′ of FIG. 7A;
도 8은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 8 is a layout view of a thin film transistor array panel for a liquid crystal display according to another exemplary embodiment of the present invention.
도 9는 도 8의 IX-IX'선을 따라 자른 단면도이고, FIG. 9 is a cross-sectional view taken along the line IX-IX ′ of FIG. 8;
도 10a, 도 12a, 도 13a 및 도 15a는 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도로 이고, 10A, 12A, 13A, and 15A are layout views at an intermediate stage in the method of manufacturing the thin film transistor array panel according to the second embodiment.
도 10b는 Xb-Xb'선을 따라 자른 단면도이고, 10B is a cross-sectional view taken along the line Xb-Xb ',
도 11은 도 10b의 다음 단계에서의 단면도이고, 11 is a sectional view at the next step of FIG. 10b,
도 12b는 도 12a의 XIIb-XIIb'선을 따라 자른 단면도이고, 12B is a cross-sectional view taken along the line XIIb-XIIb ′ of FIG. 12A;
도 13b는 도 13a의 XIIIb-XIIIb'선을 따라 자른 단면도이고, FIG. 13B is a cross-sectional view taken along the line XIIIb-XIIIb ′ of FIG. 13A;
도 14는 도 13b의 다음 단계에서의 단면도이고, 14 is a sectional view at the next step of FIG. 13B,
도 15b는 도 15a의 XVb-XVb'선을 따라 자른 단면도이다. FIG. 15B is a cross-sectional view taken along the line XVb-XVb ′ of FIG. 15A.
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a thin film transistor array panel.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween, and rearranges the liquid crystal molecules of the liquid crystal layer by applying a voltage to the electrode. By controlling the amount of light transmitted.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.Among the liquid crystal display devices, a field generating electrode is provided in each of two display panels. Among them, a liquid crystal display device having a structure in which a plurality of pixel electrodes are arranged in a matrix form on one display panel and one common electrode covering the entire display panel on the other display panel is mainstream. The display of an image in this liquid crystal display device is performed by applying a separate voltage to each pixel electrode. To this end, a thin film transistor, which is a three-terminal element for switching a voltage applied to a pixel electrode, is connected to each pixel electrode, and a gate line for transmitting a signal for controlling the thin film transistor and a data line for transmitting a voltage to be applied to the pixel electrode are provided. Install on the display panel.
데이터선과 게이트선은 외부 신호를 입력 받거나 화소 전극에 화상 신호를 전달하기 위해 접촉부를 가지며, 게이트선 및 데이터선의 끝 부분에 위치하는 접촉부에는 화소 전극과 동일한 층의 도전막을 추가하여 접촉부를 보강한다. The data line and the gate line have a contact portion for receiving an external signal or for transmitting an image signal to the pixel electrode, and a contact layer positioned at the end of the gate line and the data line reinforces the contact portion by adding a conductive film of the same layer as the pixel electrode.
이때, 게이트선 및 데이터선의 일부를 드러내어 접촉 구멍을 형성하는데, 접촉부에서 언더컷 등이 발생하면 이후에 형성되는 상부막의 프로 파일이 취약하거나 접촉부에서 단선이 발생하는 문제점이 있다. In this case, a part of the gate line and the data line is exposed to form a contact hole, and if an undercut occurs in the contact portion, there is a problem in that a profile of a later formed upper layer is weak or a disconnection occurs in the contact portion.
이를 해결하기 위해서 접촉구를 형성할 때 중간 두께를 가지는 감광막 패턴을 식각 마스크로 이용하여 초기에는 그 하부에 위치하는 도전막 또는 절연막이 드러나지 않도록 하여 식각되는 것을 방지하는 기능을 가지며, 이후에는 두껍게 남긴 부분을 식각 마스크로 사용하기 위해 중간 두께를 가지는 부분을 애싱을 이용한 에치백 공정을 통하여 완전히 제거한다. In order to solve this problem, a photoresist pattern having a medium thickness is used as an etching mask when forming a contact hole, thereby preventing the etching of the conductive film or the insulating layer located at the lower part thereof. In order to use the portion as an etching mask, the portion having an intermediate thickness is completely removed through an etch back process using ashing.
하지만 중간 두께를 가지는 부분의 두께가 두꺼운 경우에는 에치백 공정을 실시하더라도 중간 두께를 가지는 부분이 완전히 제거되지 않아 접촉부에서 감광막이 잔류하게 되어 접촉부의 접촉 저항이 증가하거나, 중간 두께를 가지는 부분의 두께가 얇은 경우에는 여전히 접촉부에서 언더컷이 발생하여 접촉부의 스텝 커버리지가 나빠진다. However, if the thickness of the portion having the intermediate thickness is thick, even if the etchback process is performed, the portion having the intermediate thickness is not completely removed and the photoresist film remains at the contact portion, thereby increasing the contact resistance of the contact portion or the thickness of the portion having the intermediate thickness. Is thin, the undercut still occurs at the contact, resulting in poor step coverage of the contact.
본 발명이 이루고자 하는 기술적 과제는 에치백 공정을 생략하더라도 완만한 프로파일을 가지는 접촉부를 형성할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공한다. SUMMARY OF THE INVENTION The present invention provides a method of manufacturing a thin film transistor array panel in which a contact portion having a gentle profile can be formed even if an etch back process is omitted.
상기한 목적을 달성하기 위한 본 발명은 점진적으로 간격이 달라지는 슬릿부를 가지는 광마스크를 이용하여 감광막 패턴을 형성하여 접촉구를 형성한다. The present invention for achieving the above object is to form a contact hole by forming a photosensitive film pattern using an optical mask having a slit portion with gradually different intervals.
구체적으로는 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계, 게이트선을 덮는 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 전극과 중첩하는 반도체층을 형성하는 단계, 반도체층과 일부분이 중첩하는 소스 전극을 가지는 데이터선을 형성하는 단계, 반도체층과 일부분이 중첩하며 게이트 전극을 중심으로 소스 전극과 대향하는 드레인 전극을 형성하는 단계, 반도체층을 덮는 보호막을 형성하는 단계, 보호막 위에 드레인 전극의 일부에 대응하며 드레인 전극의 경계선에 인접할수록 넓은 간격으로 배치되어 있는 슬릿을 가지고 있어 빛의 일부분만 투과시키는 제1 영역, 적어도 드레인 전극의 경계선에 대응하여 제1 영역과 연속하여 배치되어 있으며 빛의 대부분을 투과시키는 제2 영역 및 빛을 투과시키지 않으며 제1 및 제2 영역을 제외한 제3 영역을 포함하는 마스크를 이용하여 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 이용하여 보호막을 식각하여 드레인 전극을 노출하는 제1 접촉구를 형성하는 단계, 보호막 위에 제1 접촉구를 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다. Specifically, forming a gate line having a gate electrode on the substrate, forming a gate insulating film covering the gate line, forming a semiconductor layer overlapping the gate electrode on the gate insulating film, a source overlapping a portion of the semiconductor layer Forming a data line having an electrode, forming a drain electrode partially overlapping the semiconductor layer and facing the source electrode with respect to the gate electrode, forming a passivation layer covering the semiconductor layer, and part of the drain electrode on the passivation layer Corresponding to the boundary line of the drain electrode and having a slit that is disposed at a wider interval, the first region transmitting only a part of the light, at least in correspondence with the boundary line of the drain electrode, disposed in succession with the first region. A second region that transmits light and does not transmit light; Forming a first photoresist pattern using a mask including a third region except for two regions, and forming a first contact hole exposing a drain electrode by etching a passivation layer using the first photoresist pattern as an etching mask And forming a pixel electrode connected to the drain electrode through the first contact hole on the passivation layer.
여기서 제1 접촉구를 형성하는 단계에서, 제1 접촉구의 경계선 일부는 드레인 전극 위에 위치하며 제1 접촉구의 경계선 일부는 드레인 전극의 경계선 밖에 위치하는 것이 바람직하다.Here, in the step of forming the first contact hole, it is preferable that a part of the boundary line of the first contact hole is located on the drain electrode and a part of the boundary line of the first contact hole is located outside the boundary line of the drain electrode.
그리고 드레인 전극 위에 위치하는 제1 접촉구의 측벽은 드레인 전극의 경계선 밖에 위치하는 제1 접촉구의 측벽보다 기판에 대해서 더 작은 경사각을 가지도록 형성하는 것이 바람직하다.The sidewall of the first contact hole positioned on the drain electrode may be formed to have a smaller inclination angle with respect to the substrate than the sidewall of the first contact hole located outside the boundary line of the drain electrode.
또한, 제1 접촉구를 형성하는 단계에서, 보호막 위에 데이터선 또는 게이트선의 적어도 하나의 한쪽 끝부분의 일부에 대응하며 데이터선 또는 게이트선의 한쪽 끝부분의 경계선에 인접할수록 넓은 간격으로 배치되어 있는 슬릿을 가지고 있어 빛의 일부분만 투과시키는 제4 영역, 적어도 데이터선 또는 게이트선의 경계선에 대응하여 제4 영역과 연속하여 배치되어 있으며 빛의 대부분을 투과시키는 제5 영역 및 빛을 투과시키지 않으며 제4 및 제5 영역을 제외한 제6 영역을 포함하는 마스크를 이용하여 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 식각 마스크로 이용하여 보호막을 식각하여 데이터선 또는 게이트선의 한쪽 끝부분을 노출하는 제2 접촉구를 형성하는 단계를 더 포함할 수 있다. In the forming of the first contact hole, the slit corresponding to a part of at least one end of the data line or the gate line on the passivation layer and disposed at a wider interval as the first contact hole is adjacent to the boundary line of one end of the data line or the gate line. A fourth region that transmits only a portion of the light, at least in correspondence with the boundary of the data line or gate line, and is disposed in succession with the fourth region, and the fifth region that transmits most of the light and does not transmit the light; Forming a second photoresist pattern using a mask including a sixth region except for the fifth region, and exposing one end of the data line or the gate line by etching the passivation layer using the second photoresist pattern as an etching mask The method may further include forming a contact hole.
여기서 제2 접촉구를 형성하는 단계에서, 제2 접촉구의 경계선 일부는 게이트선 또는 데이터선의 한쪽 끝부분 위에 위치하며 제2 접촉구의 경계선 일부는 게이트선 또는 데이터선의 한쪽 끝부분의 경계선 밖에 위치하는 것이 바람직하다.Here, in the forming of the second contact hole, part of the boundary line of the second contact hole is located on one end of the gate line or data line, and part of the boundary line of the second contact hole is located outside the boundary line of one end of the gate line or data line. desirable.
그리고 게이트선 또는 데이터선의 한쪽 끝부분 위에 위치하는 제2 접촉구의 측벽은 게이트선 또는 데이터선의 경계선 밖에 위치하는 제2 접촉구의 측벽보다 기 판에 대해서 더 작은 경사각을 가지도록 형성하는 것이 바람직하다. The sidewall of the second contact hole positioned on one end of the gate line or data line may be formed to have a smaller inclination angle with respect to the substrate than the sidewall of the second contact hole located outside the boundary line of the gate line or data line.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.
이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a thin film transistor array panel for a liquid crystal display according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다. First, the structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다. 1 is a layout view illustrating a structure of a thin film transistor array panel for a liquid crystal display according to a first exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the thin film transistor array panel of FIG. 1 taken along line II-II ′.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선(121)의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이룬다.A plurality of
게이트선(121)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막으로 형성될 수 있으며, 이러한 도전막에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 이러한 구조의 예로는 크롬/알루미늄-네오디뮴(AlNd) 합금을 들 수 있다. 이중막일 때 알루미늄 계열의 도전막은 다른 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 중간층으로 위치하는 것이 바람직하다.The
게이트선(121) 및 게이트 전극(124)의 측벽은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.Sidewalls of the
게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.A
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체층(151)이 형성되어 있다. 선형 반도체층(151)은 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체층(151)은 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다. A plurality of linear semiconductor layers 151 made of hydrogenated amorphous silicon (hereinafter referred to as a-Si) are formed on the
반도체층(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)이 형성되어 있다. 선형 저항성 접촉층(161)은 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉층(165)은 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 위치한다. 반도체층(151)과 저항성 접촉층(161, 165)의 측벽 역시 경사져 있으며 경사각은 기판(110)에 대해서 30-80°이다.A plurality of linear and island ohmic
저항성 접촉층(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.The plurality of
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. The
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부 (154)에 형성된다. 유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.The
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 같이 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막으로 형성될 수 있으며, 이러한 도전막에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 이러한 구조의 예로는 크롬/알루미늄-네오디뮴(AlNd) 합금을 들 수 있다. 이중막일 때 알루미늄 계열의 도전막은 다른 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 중간층으로 위치하는 것이 바람직하다.Like the
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측벽이 기판(110)에 대해서 약 30-80°의 각도로 각각 경사져 있다. Similar to the
저항성 접촉층(161, 165)은 그 하부의 반도체층(151)과 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체층(151)은 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체층(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데 이터선(171) 사이의 절연을 강화한다.The
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체층(151) 부분의 위에는 평탄화 특성이 우수한 유기 물질로 이루어진 보호막(passivation laver, 180)이 형성되어 있다. 보호막(180)은 감광성(photosensitivity)을 가지는 유기 물질로 형성할 수 있다. A
데이터선(171)과 드레인 전극(175) 사이의 반도체층(154)이 드러난 부분으로 보호막(180)의 유기 물질이 접하는 것을 방지하기 위해 보호막(180)은 유기막의 하부에 질화 규소 또는 산화 규소로 이루어진 절연막(도시하지 않음)이 추가될 수 있다. In order to prevent the organic material of the
보호막(180)에는 드레인 전극(175), 유지 축전기용 도전체(177), 게이트선(121) 및 데이터선(171)의 끝 부분을 각각 드러내는 복수의 접촉구(contact hole)(185, 187, 181, 182)가 형성되어 있다. 이때 데이터선(171) 및 게이트선(121)의 끝 부분은 필요에 따라 데이터선(171) 및 게이트선(121)보다 넓은 폭을 가질 수도 있다. The
여기서 접촉구(181, 182, 185, 187)는 각각 게이트선(121) 및 데이터선(171)의 한쪽 끝부분, 드레인 전극(175) 및 유지 축전기용 도전체 패턴(177)의 경계선 일부를 노출하고 있으며, 이들 도전체 패턴 위에 있는 보호막의 측벽은 이들 도전체 패턴(121, 171, 175, 177)의 경계선 밖에 위치하는 보호막의 측벽보다 기판(100)에 대해서 더 작은 경사각을 가지고 있다. The contact holes 181, 182, 185, and 187 expose portions of one end of the
보호막(180) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 제1 및 제2 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.A plurality of
화소 전극(190)은 접촉구(185, 187)를 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 유지 축전기용 도전체(177)에 데이터 전압을 전달한다. The
데이터 전압이 인가된 화소 전극(190)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정층의 액정 분자들을 재배열시킨다.The
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며, 이를 "유지 축전기(storage electrode)"라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선 (121)[이를 "전단 게이트선(previous gate line)"이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.In addition, as described above, the
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
The
제1 및 제2 접촉 보조 부재(81, 82)는 접촉구(181, 182)을 통하여 각각 게이트선(121) 및 데이터선(171)의 끝 부분과 각각 연결된다. 제1 및 제2 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다. The first and second contact
그러면, 도 1 내지 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 7과 도 1 및 도 2를 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor array panel for the liquid crystal display device illustrated in FIGS. 1 to 2 according to one embodiment of the present invention will be described in detail with reference to FIGS. 3A to 7, and FIGS. 1 and 2.
도 3a, 도 4a, 도 5a, 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 3b는 도 3a의 IIIb-IIIb'선을 따라 자른 단면도이고, 도 4b는 도 4a의 IVb-IVb'선을 따라 자른 단면도이고, 도 5b는 도 5a의 Vb-Vb'선을 따라 자른 단면도이고, 도 6은 도 5b의 다음 단계에서의 단면도이다. 도 7b는 도 7a의 VII-VII'선을 따라 자른 단면도이다. 3A, 4A, 5A, and 7A are layout views of a thin film transistor array panel at an intermediate stage of a method of manufacturing the thin film transistor array panel shown in FIGS. 1 and 2 according to an embodiment of the present invention. 3B is a cross-sectional view taken along the line IIIb-IIIb 'of FIG. 3A, FIG. 4B is a cross-sectional view taken along the line IVb-IVb' of FIG. 4A, and FIG. 5B is a line taken along the line Vb-Vb 'of FIG. 5A. 6 is a cross-sectional view taken along the line, and FIG. 6 is a cross-sectional view at the next step of FIG. 5B. FIG. 7B is a cross-sectional view taken along the line VII-VII ′ of FIG. 7A.
먼저, 도 3a 및 도 3b에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 스퍼터링(sputtering) 따위로 도전막을 형성한 후 사진 식각 공정으로 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다. First, as shown in FIGS. 3A and 3B, a conductive film is formed on the insulating
도전막은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막으로 형성할 수 있으며, 이러한 도전막에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조로 형성할 수 있다. 이러한 구조의 예로는 크롬/알루미늄-네오디뮴(AlNd) 합금을 들 수 있다. 이중막일 때 알루미늄 계열의 도전막은 다른 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 중간층으로 위치하는 것이 바람직하다.The conductive film may be formed of a conductive film made of an aluminum-based metal such as aluminum (Al) or an aluminum alloy. In addition to the conductive film, the conductive film may be physically or chemically treated with other materials, particularly indium tin oxide (ITO) or indium zinc oxide (IZO). It is a multi-layer structure including other conductive films made of chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo), and alloys thereof (eg, molybdenum-tungsten (MoW) alloys) having good electrical contact properties. Can be formed. An example of such a structure is a chromium / aluminum-neodymium (AlNd) alloy. In the case of the double film, the aluminum-based conductive film is preferably positioned below the other conductive film, and in the case of the triple film, the aluminum-based conductive film is preferably positioned as the intermediate layer.
다음 도 4a 및 도 4b에 도시한 바와 같이, 게이트선(121) 및 게이트 전극(124)을 덮도록 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진 식각하여 복수의 불순물 반도체 패턴(164)과 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체층(151)을 형성한다. 게이트 절연막(140)은 질화 규소로 2,000∼5,000Å의 두께로 형성하는 것이 바람직하다.Next, as illustrated in FIGS. 4A and 4B, the
다음, 도 5a 및 도 5b에 도시한 바와 같이, 기판(110) 위에 스퍼터링 등의 방법으로 도전막을 형성한 후 패터닝하여 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한다. Next, as shown in FIGS. 5A and 5B, a conductive film is formed on the
이들(171, 175, 177)은 제1 도전막(171a, 175a, 177a), 제1 도전막 위에 형성되어 있는 제2 도전막(171b, 175b, 177b)으로 이루어진다. 제1 도전막(171a, 175a, 177a)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어지 고, 제2 도전막(171b, 175b, 177b)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기 : 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진다. These 171, 175, and 177 are formed of the first
이어, 데이터선(171) 및 드레인 전극(175)을 형성하기 위한 감광막 제거하거나 그대로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체층(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161)과 복수의 섬형 저항성 접촉층(165)을 완성하는 한편, 그 아래의 진성 반도체(154) 부분을 노출시킨다. Subsequently, in a state where the photoresist film for forming the
다음으로, 도 6에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기 절연 물질을 도포하여 보호막(180)을 형성한다. 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. Next, as shown in FIG. 6, the
그런 다음 보호막(180) 위에 감광막을 형성한 후 광마스크(MP)를 이용하여 노광 및 현상하여 감광막 패턴(PR)을 형성한다. Then, the photoresist layer is formed on the
여기서 광마스크(MP)는 빛을 완전히 차단하는 차단 영역, 빛을 전부 투과하는 투광 영역, 빛을 일부만 투과시키는 반투광 영역을 가진다. The photomask MP has a blocking region that completely blocks light, a transmissive region that transmits all of the light, and a translucent region that transmits only a portion of the light.
반투광 영역은 슬릿의 간격에 의해서 빛의 양이 조절되며 슬릿의 간격은 점진 적으로 넓어지거나 좁아지도록 형성되어 있다. 여기서 슬릿의 간격이 넓을수록 빛이 많이 투과되고 슬릿의 간격이 좁을수록 빛이 적게 투과된다. 그리고 슬릿의 간격을 조절하는 슬릿바의 폭을 점진적으로 넓게 하거나 좁게 형성하여 빛의 투과 양을 조절할 수 있다. The semi-transmissive area is formed so that the amount of light is controlled by the interval between the slits, and the interval between the slits is gradually widened or narrowed. In this case, the wider the interval between the slits, the more light is transmitted. The smaller the interval between the slits, the less light is transmitted. In addition, the width of the slit bar for controlling the slit spacing may be gradually widened or narrowed to control the amount of light transmitted.
본 발명의 실시예에서 차단 영역은 접촉구가 형성되지 않는 제1 영역(A)과 대응한다. 그리고 투광 영역 및 반투광 영역은 접촉구와 대응하는 제2 영역(B1, B2) 및 제3 영역(C)과 대응하는데, 제2 영역(B1, B2)은 하부 도전체 패턴(121, 171, 175, 177)의 경계선 일부와 중첩하고 있다. 설명을 용이하게 하기 위해서 게이트선의 한쪽 끝부분과 대응하는 제2 영역을 제2A 영역(B1)이라 하고 제2A 영역(B1)을 제외한 제2 영역을 제2B 영역(B2)이라 한다. In the embodiment of the present invention, the blocking area corresponds to the first area A in which no contact hole is formed. The light transmissive area and the transflective area correspond to the second areas B1 and B2 and the third area C corresponding to the contact hole, and the second areas B1 and B2 correspond to the
이어 본 발명의 실시예에서와 같은 광마스크를 이용하여 양의 감광성을 가지는 감광막을 노광 및 현상하여 제1 영역(A)에는 감광막 패턴을 남기고, 제2 영역(B1, B2)의 감광막 패턴은 완전히 제거하고, 제3 영역(C)에는 투광 영역에서부터 차단 영역까지 기울어지는 감광막 패턴(PR)을 형성한다. Subsequently, a photosensitive film having positive photosensitivity is exposed and developed using a photomask as in the embodiment of the present invention, leaving a photosensitive film pattern in the first region A, and the photosensitive film patterns of the second regions B1 and B2 are completely The photoresist pattern PR is inclined from the light transmitting region to the blocking region in the third region C.
이후 도 7a 및 도 7b에 도시한 바와 같이, 감광막 패턴(PR)을 마스크로 보호막(180)을 식각하여 접촉구(181, 182, 185, 187)를 형성한다. 접촉구(181, 182, 185, 187)는 게이트선 및 데이터선의 끝부분(121, 171), 드레인 전극(175), 유지 축전기용 도전체(177)를 드러낸다.7A and 7B, the
식각시 제2A, 2B 영역(B1, B2)의 보호막(180)은 완전히 제거된다. 그리고 제3 영역(C)의 감광막 패턴(PR)이 화살표 방향으로 밀리면서 하부의 도전 패턴(121, 171, 175, 177)의 일부분이 노출되는 제 2C 영역(B3)이 형성되고, 제3 영역(C)의 보호막(180)이 제3 영역(C)의 감광막 패턴(PR)의 측벽과 같이 기울어진 형태의 측벽을 가지도록 식각된다. During etching, the
여기서 제2A 영역(B1)에서는 보호막(180)과 함께 게이트 절연막(140)도 함께 제거하기 때문에 보호막(180) 만을 제거하는 제2B 영역(B2)이 과식각 된다. 따라서 제2B 영역(B2)의 하부 도전 패턴 아래에는 언더컷(U)이 발생한다. 그러나 언더컷(U)이 발생된 부분은 제2B 영역(B2)이고, 제2C 영역(B3)을 제외한 부분은 제3 영역(C)에 의해서 보호되어 언더컷이 발생되지 않기 때문에 상부 도전막이 끊기지 않고 항상 제2C 영역(B3)에 노출된 하부 도전 패턴(121, 171, 175, 177)과 접촉한다. In the second A region B1, the
또한, 슬릿부를 포함하는 광마스크(MP)를 이용하면 보호막(180)의 측벽이 완만한 경사각을 가지며 하부 도전체 패턴(121, 171, 175, 177)의 경계선의 일부를 완전히 드러나도록 형성할 수 있다. 그래서 에치백을 실시하지 않더라도 경계선이 완전히 드러낼 수 있어 항상 상, 하부 도전막의 접촉 특성이 균일하게 유지할 수 있다. In addition, when the optical mask MP including the slit portion is used, the sidewall of the
이처럼 에치백 공정을 생략하면 제조 공정이 단순화 되어 생산 시간 및 비용을 절감하여 생산성이 향상된다. This omission of the etch back process simplifies the manufacturing process and improves productivity by reducing production time and costs.
이처럼 본 발명에서와 같이 접촉구를 형성할 때 측벽이 경사지도록 감광막 패턴(PR)을 형성하면 제2C 영역(B3)과 같이 접촉구에 의해 항상 도전 패턴이 노출되면서도 언더컷이 일부분만 발생하여 신호가 끊기거나 하지 않는다. As such, when the photoresist pattern PR is formed such that the sidewalls are inclined when forming the contact hole as in the present invention, a portion of the undercut is generated even though the conductive pattern is always exposed by the contact hole as in the second C region B3. Do not hang up.
음의 감광성을 가지는 유기 물질로 보호막을 형성할 경우에는 투광 영역과 차 단 영역의 위치가 역상이 되며, 반투광 영역의 슬릿 간격도 역상이 된다. When the protective film is formed of an organic material having negative photosensitivity, the positions of the transmissive area and the blocking area are reversed, and the slit gap of the translucent area is also reversed.
그리고 감광성을 가지는 유기 물질로 보호막(180)을 형성하는 경우에는 감광막 패턴을 형성하지 않고 보호막(180)에 직접 노광 및 현상하여 형성할 수 있다. When the
다음, 마지막으로 도 1 및 도 2에 도시한 바와 같이, 기판 위에 IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각 공정으로 복수의 화소 전극(190)과 복수의 제1 및 제2 접촉 보조 부재(81, 82)를 형성한다. Next, as shown in FIGS. 1 and 2, the IZO or ITO film is deposited on the substrate by sputtering, and the plurality of
이처럼 본 발명의 실시예에서와 같이 경사진 감광막 패턴을 이용하면 항상 하부 도전 패턴이 노출되도록 접촉구를 형성할 수 있어 소자의 접촉 신뢰성을 향상시킬 수 있다.
As described above, when the inclined photosensitive film pattern is used, the contact hole may be formed to expose the lower conductive pattern at all times, thereby improving contact reliability of the device.
[제2 실시예] Second Embodiment
이상은 반도체층과 데이터선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 제조 방법에 본 발명의 실시예를 적용하여 설명하였지만, 본 발명에 따른 제조 방법은 제조 비용을 최소화하기 위하여 반도체층과 데이터선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.In the above description, the embodiment of the present invention is applied to a manufacturing method for forming a semiconductor layer and a data line by a photolithography process using different masks. However, the manufacturing method according to the present invention uses a semiconductor layer and data to minimize manufacturing costs. The same applies to the manufacturing method of the thin film transistor array panel for a liquid crystal display device in which lines are formed by a photolithography process using one photosensitive film pattern. This will be described in detail with reference to the drawings.
도 8은 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 9는 도 8의 IX-IX'선을 따라 자른 단면도이다. FIG. 8 is a layout view of a thin film transistor array panel for a liquid crystal display according to another exemplary embodiment. FIG. 9 is a cross-sectional view taken along the line IX-IX ′ of FIG. 8.
도 8 및 도 9에 도시한 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165)이 차례로 형성되어 있다. 저항성 접촉층(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)가 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉구(181, 182, 185)가 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)가 형성되어 있다.8 and 9, the layer structure of the thin film transistor array panel for a liquid crystal display device according to the present embodiment is generally the same as the layer structure of the thin film transistor array panel for liquid crystal display devices shown in FIGS. That is, the plurality of linear semiconductors including the plurality of
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리된 복수의 유지 전극선(131)을 두어 드레인 전극(175)과 중첩시켜 유지 축전기를 만든다. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을 외부로부터 인가 받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다.However, unlike the thin film transistor array panel shown in FIGS. 1 and 2, the thin film transistor array panel according to the present embodiment is electrically connected to the
반도체층(151)은 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터 선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체층(151)은 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉층(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.The
또한, 게이트선 및 데이터선(121, 171)은 끝 부분에 구동 회로와 연결하기 위한 접촉부를 가지는데, 접촉부인 데이터선(171)의 끝 부분은 보호막(180)에 형성되어 있는 접촉구(181, 182)를 통하여 노출되어 있다. 그리고 각각의 접촉구(181, 182)를 통해 보호막(180)의 상부에 형성되어 있는 접촉 보조 부재(81, 82)와 각각 연결되어 있다. In addition, the gate lines and the
제2 실시예도 제1 실시예와 같이 접촉구(181, 182, 185)는 각각 하부 도전 패턴의 경계선 일부를 노출하고 있으며, 경계선이 노출된 부분의 측벽보다 경계선이 노출되지 않은 부분의 측벽이 기판(100)에 대해서 더 작은 경사각을 가지고 있다. In the second embodiment, as in the first embodiment, the contact holes 181, 182, and 185 respectively expose a portion of the boundary line of the lower conductive pattern, and the sidewalls of the portion where the boundary line is not exposed than the sidewall of the portion where the boundary line is exposed are formed on the substrate. It has a smaller angle of inclination with respect to (100).
그럼 도 10a 및 도 15b에 도시한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법 첨부한 도면과 함께 기 설명한 도 8 및 도 9를 참조하여 상세히 설명한다. Next, a method of manufacturing the thin film transistor array panel according to the exemplary embodiment illustrated in FIGS. 10A and 15B will be described in detail with reference to FIGS. 8 and 9 described above with reference to the accompanying drawings.
도 10a, 도 12a, 도 13a 및 도 15a는 제2 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 중간 단계에서의 배치도로 이고, 도 10b는 Xb-Xb'선을 따라 자른 단면도이고, 도 11은 도 10b의 다음 단계에서의 단면도이고, 도 12b는 도 12a의 XIIb-XIIb'선을 따라 자른 단면도이고, 도 13b는 도 13a의 XIIIb-XIIIb'선을 따라 자른 단면도이고, 도 14는 도 13b의 다음 단계에서의 단면도이고, 도 15b는 도 15a의 XVb-XVb'선을 따라 자른 단면도이다. 10A, 12A, 13A, and 15A are layout views at an intermediate stage in the method of manufacturing the thin film transistor array panel according to the second embodiment, FIG. 10B is a cross-sectional view taken along the line Xb-Xb ′, and FIG. 11. FIG. 12B is a cross-sectional view taken along the line XIIb-XIIb ′ of FIG. 12A, FIG. 13B is a cross-sectional view taken along the line XIIIb-XIIIb ′ of FIG. 13A, and FIG. 14 is FIG. 15B is a cross-sectional view taken along the line XVb-XVb 'of FIG. 15A.
먼저, 도 10a 및 도 10b에 도시한 바와 같이, 기판(110) 위에 도전막을 형성한 후 사진 식각 공정으로 게이트 전극(124)을 가지는 게이트선(121)을 형성한다. 이때 도전막은 제1 실시예와 동일한 방법으로 동일한 물질로 형성한다. First, as shown in FIGS. 10A and 10B, the conductive layer is formed on the
다음 도 11에 도시한 바와 같이, 게이트선(121)을 덮는 질화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다. 그런 다음, 게이트 절연막(140) 위에 불순물이 도핑되지 않는 비정질 규소, 불순물이 도핑된 비정질 규소를 증착하여 불순물이 도핑되지 않은 비정질 규소막(150), 불순물이 도핑된 비정질 규소막(160)을 순차적으로 적층한다. 불순물이 도핑되지 않은 비정질 규소막(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소막(160)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다. Next, as shown in FIG. 11, an insulating material such as silicon nitride covering the
그런 다음 불순물이 도핑된 비정질 규소막(160) 위에 스퍼터링 등의 방법으로 금속을 증착하여 도전막(701, 702)을 형성한다. 여기서 도전막(701, 702)은 제1 실시예의 데이터선(171)과 동일한 방법으로 동일한 물질로 형성한다. 즉, 알루미늄 또는 알루미늄 합금으로 이루어지는 제1 도전막(701)과 알루미늄 또는 알루미늄 합금으로 이루어지는 제2 도전막(702)으로 이루어진다. Then, the
이후 제2 도전막(702) 위에 감광막을 형성한 후 노광 및 현상하여 서로 다른 두께를 가지는 감광막 패턴(52, 54)을 형성한다. Thereafter, a photoresist layer is formed on the second
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있 을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투광 영역(transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다. As described above, there may be various methods of varying the thickness of the photoresist film according to the position. The transparent mask and the light blocking area as well as the translucent area may be provided in the exposure mask. For example. The semi-transmissive region includes a slit pattern, a lattice pattern, or a thin film having a medium transmittance or a medium thickness. When using the slit pattern, it is preferable that the width of the slits and the interval between the slits are smaller than the resolution of the exposure machine used for the photographic process. Another example is to use a photoresist film that can be reflowed. That is, a thin portion is formed by forming a reflowable photoresist pattern with a normal mask having only a transparent region and a light shielding region and then reflowing so that the photoresist film flows into an area where no photoresist remains.
적절한 공정 조건을 주면 감광막 패턴(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 13a 및 도 13b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171) 및 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉층(161) 및 복수의 섬형 저항성 접촉층(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체층(151)을 형성한다. Given the appropriate process conditions, the lower layers may be selectively etched due to the difference in thickness of the
설명의 편의상, 배선이 형성될 부분의 도전막(701, 702), 불순물이 도핑된 비정질 규소막(160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 배선 부분(A)이라 하고, 채널이 형성되는 부분에 위치한 불순물 도핑된 비정질 규소막(160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 채널 부분(B)이라 하고, 채널 및 배선 부분을 제외한 영역에 위치하는 불순물이 도핑된 비정질 규소막 (160), 불순물이 도핑되지 않은 비정질 규소막(150)의 부분을 기타 부분(C)이라 하자. For convenience of description, the
이러한 구조를 형성하는 순서의 한 예는 다음과 같다. One example of the order of forming such a structure is as follows.
먼저, (1) 기타 부분(C)에 불순물 비정질 규소막(160) 및 비정질 규소막(150)을 제거, (2) 채널 부분(B)에 위치한 감광막(54)제거, (3) 채널 부분(B)에 위치한 불순물 비정질 규소막(160) 제거, 그리고 (4) 배선 부분(A)에 위치한 감광막(52) 제거하는 순으로 진행하는 것이다.First, (1) removing the impurity
그 외 방법으로는 (1) 채널 부분(B)에 위치한 감광막(54) 제거, (3) 기타 부분(C)에 위치한 불순물 비정질 규소막(160) 및 비정질 규소막(150) 제거, (4) 채널 부분(B)에 위치한 도전막 제거, (5) 배선 영역(A)에 위치한 감광막(52) 제거, 그리고 (6) 채널 부분(B)에 위치한 불순물 비정질 규소막(160)을 제거하는 순으로 진행할 수 도 있다. Other methods include (1) removing the photosensitive film 54 located in the channel portion B, (3) removing the impurity
여기에서는 첫 번째 예에 대하여 설명한다.This section describes the first example.
먼저 도 12a 및 도 12b에 도시한 바와 같이, 기타 영역(C)에 노출되어 있는 도전막(701, 702)을 습식 식각 또는 건식 식각으로 제거하여 그 하부의 불순물이 도핑된 비정질 규소막(160)의 기타 부분(C)을 노출시킨다. First, as shown in FIGS. 12A and 12B, the
아직 데이터선과 드레인 전극이 붙어 있는 상태(174)이다. 건식 식각을 사용하는 경우에는 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다. The data line and the drain electrode are still attached (174). In the case of using dry etching, the upper portions of the
다음으로 기타 부분(C)에 위치한 불순물이 도핑된 비정질 규소막(160) 및 그 하부의 불순물이 도핑되지 않은 비정질 규소막(150)을 제거함과 더불어, 채널 부분(B)의 감광막(54)을 제거하여 하부의 도전막(174a, 174b)을 노출시킨다. Next, the
채널 부분(B)의 감광막의 제거는 기타 영역(C)의 불순물이 도핑된 비정질 규소층(160) 및 불순물이 도핑되지 않은 비정질 규소층(150)의 제거와 동시에 하거나 따로 수행한다. 채널 영역(B)에 남아 있는 감광막(54) 찌꺼기는 애싱(ashing)으로 제거한다. 이 단계에서 반도체층(151, 154)이 완성된다. Removal of the photoresist of the channel portion B may be performed simultaneously with or separately from the removal of the
여기서, 도전막(701, 702)이 건식 식각이 가능한 물질인 경우에는 그 하부의 불순물이 도핑된 비정질 규소층(160)과 불순물이 도핑되지 않은 비정질 규소층(150)을 연속하여 건식 식각함으로써 제조 공정을 단순화할 수 있으며, 이 경우에 동일한 식각 챔버에서 세 층(702, 701, 160, 150)에 대한 건식 식각을 연속 수행하는 인 시튜(in-situ) 방법으로 행할 수도 있으며, 그렇지 않을 수도 있다. In the case where the
다음 도 13a 및 도 13b에 도시한 바와 같이, 채널 부분(B)에 위치한 도전막(174) 및 불순물이 도핑된 비정질 규소층(164)을 식각하여 제거한다. 또한, 남아 있는 배선 부분(A)의 감광막(52)도 제거한다. Next, as shown in FIGS. 13A and 13B, the conductive layer 174 located in the channel portion B and the
이때 채널 부분(B)에 위치한 불순물이 도핑되지 않은 비정질 규소막의 상부가 일부 제거되어 두께가 작아질 수도 있으며, 배선 부분(A)의 감광막(52)도 이때 어느 정도 식각될 수 있다. In this case, the upper portion of the amorphous silicon film that is not doped with impurities in the channel portion B may be partially removed to reduce the thickness, and the
이렇게 하면, 도전막(174a, 174b)이 각각 제1 및 제2 도전막(171a, 171b, 173a, 73b, 175a, 175b)으로 이루어지는 하나의 데이터선(171)과 복수의 드레인 전극(175)으로 분리되면서 완성되고, 불순물이 도핑된 비정질 규소막(164)도 선형 저 항성 접촉층(161)과 섬형 저항성 접촉층(165)으로 나뉘어 완성된다.In this way, the
다음, 도 14에 도시한 바와 같이, 평탄화 특성이 우수하며 감광성을 가지는 유기 절연 물질을 도포하여 보호막(180)을 형성한다. 보호막(180)은 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소 따위로 형성할 수 있다. Next, as shown in FIG. 14, the
그런 다음 보호막(180) 위에 감광막을 형성한 후 광마스크(MP)를 이용하여 노광 및 현상하여 감광막 패턴(PR)을 형성한다. Then, the photoresist layer is formed on the
제2 실시예도 제1 실시예와 같이 광마스크(MP)는 빛을 완전히 차단하는 차단 영역, 빛을 전부 투과하는 투광 영역, 빛을 일부만 투과시키는 반투광 영역을 가진다. In the second embodiment, like the first embodiment, the photomask MP has a blocking region that completely blocks light, a transmissive region that transmits all of the light, and a semi-transmissive region that transmits only a portion of the light.
제2 실시예에서 차단 영역은 접촉구가 형성되지 않는 제1 영역(P)과 대응하고, 투광 영역 및 반투광 영역은 접촉구와 대응하는 제2 영역(Q) 및 제3 영역(R)과 대응한다. 제2 영역(Q)은 하부 도전체 패턴(121, 171, 175)의 경계선 일부와 중첩한다. 설명을 용이하게 하기 위해서 게이트선의 한쪽 끝부분과 대응하는 제2 영역을 제2A 영역(Q1)이라 하고 제2A 영역(Q1)을 제외한 제2 영역을 제2B 영역(Q2)라 한다. In the second embodiment, the blocking area corresponds to the first area P where no contact hole is formed, and the light transmitting area and the semi-transmissive area correspond to the second area Q and the third area R corresponding to the contact hole. do. The second region Q overlaps a portion of the boundary lines of the
이어 본 발명의 실시예에서와 같은 광마스크를 이용하여 양의 감광성을 가지는 감광막을 노광 및 현상하여 제1 영역(P)에는 감광막 패턴을 남기고, 제2 영역 (Q1, Q2)의 감광막 패턴은 완전히 제거하고, 반투광 영역(R)은 투광 영역에서부터 차단 영역까지 기울어지는 감광막 패턴(PR)을 형성한다. Subsequently, a photosensitive film having positive photosensitivity is exposed and developed using the same photomask as in the embodiment of the present invention, leaving a photoresist pattern in the first region P, and the photoresist patterns of the second regions Q1 and Q2 are completely The transflective region R is removed to form the photoresist pattern PR inclined from the transmissive region to the blocking region.
이후 도 15a 및 15b에 도시한 바와 같이, 감광막 패턴(PR)을 마스크로 보호막(180)을 식각하여 접촉구(181, 182, 185)를 형성한다. 접촉구(181, 182, 185)는 게이트선 및 데이터선의 끝부분(171), 드레인 전극(175)을 드러낸다.15A and 15B, the
식각시 제2 영역(Q1, Q2)의 보호막(180)은 완전히 제거된다. 그리고 제3 영역(R)의 감광막 패턴(PR)이 화살표 방향으로 밀리면서 하부의 도전 패턴의 일부분이 노출되는 제 2C 영역(Q3)이 형성되고, 제3 영역(R)의 보호막(180)이 제3 영역(R)의 감광막 패턴(PR)의 측벽과 같이 기울어진 형태의 측벽을 가지도록 식각된다. During etching, the
여기서 제2 영역(Q1, Q2)에서는 보호막(180)과 함께 게이트 절연막(140)도 함께 제거하기 때문에 보호막(180) 만을 제거하는 제2B 영역(Q2)이 과식각 된다. 따라서 제2B 영역(Q2)의 하부 도전 패턴 아래에는 언더컷(U)이 발생한다. 그러나 언더컷(U)이 발생된 부분은 제2B 영역(Q2)이고, 제2C 영역(Q3)을 제외한 부분은 제3 영역(C)에 의해서 보호되어 언더컷이 발생되지 않기 때문에 상부 도전막이 끊기지 않고 항상 제2C 영역(Q3)에 노출된 하부 도전 패턴과 접촉한다. In this case, since the
이처럼 본 발명에서와 같이 접촉구를 형성할 때 측벽이 경사지도록 감광막 패턴(PR)을 형성하면 제2C 영역(Q3)과 같이 접촉구에 의해 항상 도전 패턴이 노출되면서도 언더컷이 일부분만 발생하여 신호가 끊기거나 하지 않는다. As such, when the photoresist pattern PR is formed such that the sidewalls are inclined when forming the contact hole as in the present invention, a portion of the undercut is generated even though the conductive pattern is always exposed by the contact hole as in the second C region Q3. Do not hang up.
음의 감광성을 가지는 유기 물질로 보호막을 형성할 경우에는 투광 영역과 차단 영역의 위치가 역상이 되며, 반투광 영역의 슬릿 간격도 역상이 된다. When the protective film is formed of an organic material having negative photosensitivity, the positions of the transmissive region and the blocking region are reversed, and the slit gap of the translucent region is also reversed.
그리고 감광성을 가지는 유기 물질로 보호막(180)을 형성하는 경우에는 감광막 패턴을 형성하지 않고 보호막(180)에 직접 노광 및 현상하여 형성할 수 있다. When the
이어, 도 8 및 도 9에 도시한 바와 같이, 기판(110)에 ITO 또는 IZO 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 접촉구(181, 182)를 통해 게이트선 및 데이터선의 한쪽 끝부분과 각각 연결되는 접촉 보조 부재(81, 82), 접촉구(185)를 통해 드레인 전극(175)과 연결되는 화소 전극(190)을 형성한다. 8 and 9, a transparent conductive material such as ITO or IZO is deposited on the
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
이상 설명한 바와 같이 감광막 패턴을 경사지도록 형성하면 항상 도전 패턴이 노출되도록 접촉구를 형성할 수 있어 소자의 접촉 신뢰성을 향상시킬 수 있다.
As described above, when the photosensitive film pattern is formed to be inclined, the contact hole may be formed to expose the conductive pattern at all times, thereby improving contact reliability of the device.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040067534A KR20060019070A (en) | 2004-08-26 | 2004-08-26 | Manufacturing method of thin film transistor array panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040067534A KR20060019070A (en) | 2004-08-26 | 2004-08-26 | Manufacturing method of thin film transistor array panel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060019070A true KR20060019070A (en) | 2006-03-03 |
Family
ID=37126511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040067534A KR20060019070A (en) | 2004-08-26 | 2004-08-26 | Manufacturing method of thin film transistor array panel |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060019070A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018120110A (en) * | 2017-01-26 | 2018-08-02 | 三菱電機株式会社 | Liquid crystal display device and method for manufacturing tft array substrate |
-
2004
- 2004-08-26 KR KR1020040067534A patent/KR20060019070A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018120110A (en) * | 2017-01-26 | 2018-08-02 | 三菱電機株式会社 | Liquid crystal display device and method for manufacturing tft array substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7425476B2 (en) | Manufacturing method of a thin film transistor array panel | |
| US7422916B2 (en) | Method of manufacturing thin film transistor panel | |
| KR20090096226A (en) | Thin film transistor panel and method of manufacturing for the same | |
| US7638375B2 (en) | Method of manufacturing thin film transistor substrate | |
| KR101219041B1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR20070039274A (en) | Manufacturing method of thin film transistor array panel | |
| KR20060083247A (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR101160823B1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR100997963B1 (en) | Thin film transistor array panel and method for manufacturing the same | |
| KR20060019070A (en) | Manufacturing method of thin film transistor array panel | |
| KR100910566B1 (en) | Method for manufacturing thin film transistor array panel and mask for manufacturing the panel | |
| KR20060128521A (en) | Thin film transistor panel for liquid crystal display and method for fabricating the same | |
| KR101012786B1 (en) | Liquid crystal display | |
| KR100997970B1 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR101018758B1 (en) | Fabricating method of metal line and manufacturing method of thin film transistor array panel | |
| KR100951354B1 (en) | Thin film transistor array panel | |
| KR100601176B1 (en) | a thin film transistor array panel | |
| KR101002937B1 (en) | A thin film transistor array panel and a method for manufacturing the same | |
| KR20060028517A (en) | Thin film transistor array panel and method for manufacturing the same | |
| KR20050102442A (en) | Thin film transistor array panel and method for manufacturing the same | |
| KR20050025781A (en) | Thin film transistor array panel and method for manufacturing the panel | |
| KR20060060334A (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR20060084021A (en) | Optical mask and manufacturing method of thin film transistor array panel using the mask | |
| KR20060020895A (en) | Manufacturing method of thin film transistor array panel | |
| KR20060020223A (en) | Thin film transistor array panel and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |