KR20060018653A - Method of manufacturing capacitor for semiconductor device - Google Patents

Method of manufacturing capacitor for semiconductor device Download PDF

Info

Publication number
KR20060018653A
KR20060018653A KR1020040067139A KR20040067139A KR20060018653A KR 20060018653 A KR20060018653 A KR 20060018653A KR 1020040067139 A KR1020040067139 A KR 1020040067139A KR 20040067139 A KR20040067139 A KR 20040067139A KR 20060018653 A KR20060018653 A KR 20060018653A
Authority
KR
South Korea
Prior art keywords
film
forming
capacitor
aluminum nitride
aluminum oxide
Prior art date
Application number
KR1020040067139A
Other languages
Korean (ko)
Inventor
은병수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040067139A priority Critical patent/KR20060018653A/en
Publication of KR20060018653A publication Critical patent/KR20060018653A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Abstract

본 발명의 목적은 폴리실리콘막 대신 새로운 물질로 상부전극을 형성하여 공정은 단순화시키면서 동시에 배선 패일 및 콘택 특성 등을 개선할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것이다.An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device that can simplify the process by forming a top electrode with a new material instead of a polysilicon film and at the same time improve the wiring pail and contact characteristics.

본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상에 원자층증착에 의해 유전물질로서 알루미늄산화막을 형성하는 단계; 알루미늄산화막 상부에 원자층증착에 의해 상부전극 제 1 물질로서 알루미늄질화막을 형성하는 단계; 알루미늄질화막 상부에 상부전극 제 2 물질로서 텅스텐막을 형성하는 단계; 및 텅스텐막, 알루미늄질화막 및 알루미늄산화막을 순차적으로 식각하여 텅스텐막/알루미늄질화막의 상부전극과 알루미늄산화막의 유전막을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.An object of the present invention is to form a lower electrode on a semiconductor substrate; Forming an aluminum oxide film as a dielectric material by atomic layer deposition on the lower electrode; Forming an aluminum nitride film as an upper electrode first material by atomic layer deposition on the aluminum oxide film; Forming a tungsten film as an upper electrode second material on the aluminum nitride film; And sequentially etching the tungsten film, the aluminum nitride film, and the aluminum oxide film to form a dielectric film of the upper electrode of the tungsten film / aluminum nitride film and the aluminum oxide film, thereby forming a capacitor. .

캐패시터, SIS, 상부전극, 폴리실리콘막, 알루미늄산화막, 알루미늄질화막Capacitor, SIS, upper electrode, polysilicon film, aluminum oxide film, aluminum nitride film

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE} METHODS OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE             

도 1 및 도 2는 종래 SIS 구조 캐패시터의 상부전극 폴리실리콘막 형성으로 인해 발생되는 문제를 나타낸 도면.1 and 2 illustrate problems caused by the formation of the upper electrode polysilicon layer of a conventional SIS structure capacitor.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 순차적 공정 단면도.3A to 3D are sequential process cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

30 : 반도체 기판 31, 33, 41 : 층간절연막30 semiconductor substrate 31, 33, 41 interlayer insulating film

32 : 비트라인 34 : 스토리지 노드 콘택 플러그32: bit line 34: storage node contact plug

35 : 캐패시터 절연막 36 : 하부전극35 capacitor insulating film 36 lower electrode

37 : Al2O3막 37a : 유전막37: Al 2 O 3 film 37a: dielectric film

38 : AlNx막 39 : 텅스텐막38 AlNx film 39 tungsten film

40 : 상부전극 42a, 42b : 배선용 콘택 플러그40: upper electrode 42a, 42b: wiring contact plug

43a, 43b : 배선 43a, 43b: wiring

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.

반도체 소자의 고집적화에 따른 캐패시터 용량 확보를 위해 다양한 적층 구조의 캐패시터들에 대한 연구가 활발히 진행되고 있다.In order to secure capacitor capacity due to high integration of semiconductor devices, studies on capacitors having various stacking structures have been actively conducted.

이 중 폴리실리콘-절연체-폴리실리콘(poly Silicon-Insulator-poly Silicon; SIS) 구조의 캐패시터에서는, 기생 캐패시터에 의한 캐패시터 용량 감소를 최소화하기 위해, 상부전극을 100Å 두께의 고도핑 폴리실리콘막과 1500Å 두께의 정상 도핑 폴리실리콘막의 이중 폴리실리콘막으로 형성하여 절연층과 접촉하는 부분의 폴리실리콘막의 공핍영역(depletion region)을 감소시키고 있다.Among them, in the polysilicon-insulator-polysilicon (SIS) structure capacitor, the upper electrode is formed with a high-doped polysilicon film having a thickness of 100Å and a 1500Å in order to minimize the reduction of the capacitor capacity caused by the parasitic capacitor. The double polysilicon film of the normal doped polysilicon film having a thickness is formed to reduce the depletion region of the polysilicon film in contact with the insulating layer.

그러나, 상술한 SIS 구조의 캐패시터에서는 상부전극인 폴리실리콘막의 높은 두께로 인해 후속 배선과의 절연을 위한 층간절연막의 형성 후 층간절연막에 대한 평탄화 공정을 반드시 수행하여야 할 뿐만 아니라, 폴리실리콘막 내부에 함유된 불순물들의 활성화를 위해 상부전극 폴리실리콘막 형성 후 어닐링 공정을 더 수행하여야 하므로 공정이 복잡해지는 문제가 있다.However, in the above-described capacitor of the SIS structure, the planarization process of the interlayer insulating film must be performed after the formation of the interlayer insulating film for the insulation with the subsequent wiring due to the high thickness of the polysilicon film as the upper electrode, and also inside the polysilicon film. Since the annealing process must be further performed after forming the upper electrode polysilicon film for activation of the contained impurities, the process becomes complicated.

또한, 상부전극 폴리실리콘막의 증착 과정에서 비정상적인 폴리실리콘막의 성장(도 1 참조)이 발생하여 후속 배선간 브리지(bridge) 성 패일(fail)을 유발하는 문제가 있다(도 2 참조).In addition, an abnormal growth of the polysilicon film (see FIG. 1) occurs during the deposition of the upper electrode polysilicon film, thereby causing a subsequent inter-wire bridge failure (see FIG. 2).

또한, 폴리실리콘막의 경우 층간절연막에 대한 내식각성이 열악하기 때문에 후속 배선용 콘택홀 형성을 위한 층간절연막의 식각 시 비트라인 영역과의 큰 콘택홀 깊이 차이로 인해 상부전극이 관통되어 콘택 특성이 저하되는 문제가 있다.In addition, in the case of the polysilicon film, since the etching resistance to the interlayer insulating film is poor, the upper electrode penetrates due to a large contact hole depth difference from the bit line region during etching of the interlayer insulating film for subsequent wiring contact hole formation, thereby deteriorating contact characteristics. there is a problem.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 폴리실리콘막 대신 새로운 물질로 상부전극을 형성하여 공정은 단순화시키면서 동시에 배선 패일 및 콘택 특성 등을 개선할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, a capacitor of a semiconductor device that can improve the wiring pail and contact characteristics, while at the same time simplifying the process by forming an upper electrode with a new material instead of a polysilicon film The purpose is to provide a manufacturing method.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 상에 원자층증착에 의해 유전물질로서 알루미늄산화막을 형성하는 단계; 알루미늄산화막 상부에 원자층증착에 의해 상부전극 제 1 물질로서 알루미늄질화막을 형성하는 단계; 알루미늄질화막 상부에 상부전극 제 2 물질로서 텅스텐막을 형성하는 단계; 및 텅스텐막, 알루미늄질화막 및 알루미늄산화막을 순차적으로 식각하여 텅스텐막/알루미늄질화막의 상부전극과 알루미늄산화막의 유전막을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, the object of the present invention comprises the steps of forming a lower electrode on a semiconductor substrate; Forming an aluminum oxide film as a dielectric material by atomic layer deposition on the lower electrode; Forming an aluminum nitride film as an upper electrode first material by atomic layer deposition on the aluminum oxide film; Forming a tungsten film as an upper electrode second material on the aluminum nitride film; And sequentially etching the tungsten film, the aluminum nitride film, and the aluminum oxide film to form a dielectric film of the upper electrode of the tungsten film / aluminum nitride film and the aluminum oxide film, thereby forming a capacitor. .

여기서, 알루미늄산화막의 원자층증착은 400 내지 450℃의 온도에서, 챔버 내부로 Al 소오스로서 TMA(Al(CH3)3)를 40 내지 60ccm의 유량으로 0.5 내지 1.5초 동안 공급하고 N2를 100 내지 300sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지한 후, 챔버 내부로 산소 소오스로서 O3를 600 내지 800sccm의 유량으로 1 내지 3초 동안 공급하고 다시 N2를 400 내지 600sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지하는 것을 1 주기(cycle)로 하여, 알루미늄산화막의 두께가 원하는 두께, 바람직하게는 30 내지 50Å의 두께가 될 때까지 상기 주기를 수회 반복 수행한다.Here, atomic layer deposition of the aluminum oxide film at a temperature of 400 to 450 ° C., TMA (Al (CH 3 ) 3 ) as an Al source for 0.5 to 1.5 seconds at a flow rate of 40 to 60 ccm and N 2 at 100 After purging the chamber by feeding 0.5 to 1.5 seconds at a flow rate of 300 to 300 sccm, supplying O 3 as an oxygen source at a flow rate of 600 to 800 sccm for 1 to 3 seconds and again N 2 at a flow rate of 400 to 600 sccm. The cycle is repeated several times until the thickness of the aluminum oxide film reaches a desired thickness, preferably 30 to 50 kPa, with one cycle for supplying 0.5 to 1.5 seconds to purge the chamber.

또한, 알루미늄질화막의 원자층증착은 알루미늄산화막의 원자층증착을 수행한 후 인-시튜로 수행하고, 챔버 내부로 Al 소오스로서 TMA(Al(CH3)3)를 40 내지 60sccm의 유량으로 0.5 내지 1.5초 동안 공급하고 N2를 100 내지 300sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지한 후, 챔버 내부로 질소 소오스로서 NH3를 600 내지 800sccm의 유량으로 1 내지 3초 동안 공급하고 다시 N2를 400 내지 600sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지하는 것을 1 주기로 하여, 알루미늄질화막의 두께가 원하는 두께, 바람직하게 100 내지 200Å의 두께가 될 때까지 상기 주기를 수회 반복 수행한다.In addition, atomic layer deposition of an aluminum nitride film is performed in-situ after atomic layer deposition of an aluminum oxide film, and TMA (Al (CH 3 ) 3 ) as an Al source into the chamber at a flow rate of 0.5 to 60 sccm. After supplying for 1.5 seconds and purging the chamber by supplying N 2 at a flow rate of 100 to 300 sccm, the chamber was purged, followed by supplying NH 3 as a nitrogen source at a flow rate of 600 to 800 sccm for 1 to 3 seconds and again. The cycle is repeated several times until the thickness of the aluminum nitride film becomes a desired thickness, preferably 100 to 200 mm 3, by supplying N 2 at a flow rate of 400 to 600 sccm for 0.5 to 1.5 seconds to purge the chamber. do.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 3a 내지 도 3d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명한다.A method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 3A to 3D.

도 3a를 참조하면, 상부에 제 1 층간절연막(31)이 형성되고, 제 1 층간절연막(31) 상에 비트라인(32)이 형성된 반도체 기판(30) 상에 제 2 층간절연막(33)을 형성한다. 그 다음, 제 2 층간절연막(33)과 제 1 층간절연막(31)을 식각하여 기판(30)을 일부 노출시키는 스토리지노드(storage node) 콘택홀을 형성하고, 콘택홀을 매립하도록 폴리실리콘막을 증착한다. 그 후, 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에치백 공정에 의해 제 2 층간절연막(33)의 표면이 노출되도록 폴리실리콘막을 제거하여 서로 분리시켜 기판(30)과 콘택하는 스토리지노드 콘택 플러그(34)를 형성한다.Referring to FIG. 3A, a second interlayer insulating layer 33 is formed on a semiconductor substrate 30 on which a first interlayer insulating layer 31 is formed and a bit line 32 is formed on the first interlayer insulating layer 31. Form. Next, the second interlayer insulating film 33 and the first interlayer insulating film 31 are etched to form a storage node contact hole that partially exposes the substrate 30, and a polysilicon film is deposited to fill the contact hole. do. Thereafter, the polysilicon layers are removed and separated from each other so as to expose the surface of the second interlayer insulating layer 33 by chemical mechanical polishing (CMP) or etch back process, and the storage node contact plugs contacting the substrate 30. 34 is formed.

그 후, 기판 전면 상에 캐패시터 절연막(35)을 형성하고, 콘택 플러그(34)가 노출되도록 캐패시터 절연막(35)을 식각하여 캐패시터의 하부전극용 홀을 형성한다. 그 다음, 홀을 포함하는 캐패시터 절연막(35) 상에 하부전극 물질로서 폴리실리콘막을 증착하고, CMP 또는 에치백 공정에 의해 캐패시터 절연막(35)의 표면이 노출되도록 폴리실리콘막을 제거하여 서로 분리시켜 실린더형 하부전극(36)을 형성한다. 그 후, 도시되지는 않았지만, 하부전극(36)의 표면적 증대를 위해 하부전극(36) 표면에 MPS(Meta-Stable Silicon)층을 형성할 수도 있다.Thereafter, the capacitor insulating film 35 is formed on the entire surface of the substrate, and the capacitor insulating film 35 is etched to expose the contact plug 34 to form holes for the lower electrode of the capacitor. Next, a polysilicon film is deposited as a lower electrode material on the capacitor insulating film 35 including holes, and the polysilicon film is removed and separated from each other to expose the surface of the capacitor insulating film 35 by a CMP or etch back process. The lower electrode 36 is formed. Thereafter, although not shown, in order to increase the surface area of the lower electrode 36, a meta-stable silicon (MPS) layer may be formed on the surface of the lower electrode 36.

도 3b를 참조하면, 하부전극(36) 및 캐패시터 절연막(35) 상에 원자층증착(Atomic Layer Deposition; ALD)에 의해 유전 물질로서 알루미늄산화(Al2O3)막(37) 을 형성한다. Referring to FIG. 3B, an aluminum oxide (Al 2 O 3 ) film 37 is formed as a dielectric material on the lower electrode 36 and the capacitor insulating film 35 by atomic layer deposition (ALD).

여기서, Al2O3막(37)의 ALD는 증착 온도를 400 내지 450℃, 바람직하게 430℃ 정도로 조절한 상태에서 챔버 내부로 Al 소오스로서 TMA(Al(CH3)3)를 40 내지 60sccm, 바람직하게 50sccm의 유량으로 0.5 내지 1.5초, 바람직하게 1초 동안 공급하고 N2를 100 내지 300sccm, 바람직하게 200sccm의 유량으로 0.5 내지 1.5초, 바람직하게 1초 동안 공급하여 챔버를 퍼지한 후, 챔버 내부로 산소 소오스로서 O3를 600 내지 800sccm, 바람직하게 700sccm의 유량으로 1 내지 3초, 바람직하게 2초 동안 공급하고 다시 N2를 400 내지 600sccm, 바람직하게 500sccm의 유량으로 0.5 내지 1.5초, 바람직하게 1초 동안 공급하여 챔버를 퍼지하는 것을 1 주기(cycle)로 하여, Al2O3막(37)의 두께가 원하는 두께가 될 때까지 상기 주기를 수회 반복 수행한다. 바람직하게는 Al2O3막(37)의 두께가 30 내지 50Å, 바람직하게는 40Å 정도가 되도록 주기를 수회 반복 수행한다.Here, the ALD of the Al 2 O 3 film 37 has 40 to 60 sccm of TMA (Al (CH 3 ) 3 ) as an Al source into the chamber while the deposition temperature is controlled to 400 to 450 ° C., preferably 430 ° C. After purging the chamber by feeding 0.5 to 1.5 seconds, preferably 1 second at a flow rate of 50 sccm and supplying N 2 at 0.5 to 1.5 seconds, preferably 1 second at a flow rate of 100 to 300 sccm, preferably 1 second Internally, O 3 is supplied as an oxygen source for 1 to 3 seconds, preferably 2 seconds at a flow rate of 600 to 800 sccm, preferably 700 sccm, and again N 2 is 0.5 to 1.5 seconds at a flow rate of 400 to 600 sccm, preferably 500 sccm. In order to purge the chamber by supplying for 1 second, the cycle is repeated several times until the Al 2 O 3 film 37 has a desired thickness. Preferably, the cycle is repeated several times so that the thickness of the Al 2 O 3 film 37 is 30 to 50 ms, preferably about 40 ms.

그 다음, Al2O3막(37) 상부에 ALD에 의해 상부전극 제 1 물질로서 알루미늄질화(AlNx)막(38)을 형성한다. Next, an aluminum nitride (AlNx) film 38 is formed on the Al 2 O 3 film 37 as an upper electrode first material by ALD.

여기서, AlNx막(38)의 ALD는 인-시튜(in-situ)로 챔버 내부로 Al 소오스로서 TMA(Al(CH3)3)를 40 내지 60sccm, 바람직하게 50sccm의 유량으로 0. 내지 1.5초, 바람직하게 1초 동안 공급하고 N2를 100 내지 300sccm, 바람직하게 200sccm의 유량으 로 0.5 내지 1.5초, 바람직하게 1초 동안 공급하여 챔버를 퍼지한 후, 챔버 내부로 질소 소오스로서 NH3를 600 내지 800sccm, 바람직하게 700sccm의 유량으로 1 내지 3초, 바람직하게 2초 동안 공급하고 다시 N2를 400 내지 600sccm, 바람직하게 500sccm의 유량으로 0.5 내지 1.5초, 바람직하게 1초 동안 공급하여 챔버를 퍼지하는 것을 1 주기로 하여, AlNx막(38)의 두께가 원하는 두께가 될 때까지 상기 주기를 수회 반복 수행한다. 바람직하게는, AlNx막(38)의 두께가 100 내지 200Å, 바람직하게는 150Å 정도가 되도록 주기를 수회 반복 수행한다. Here, the ALD of the AlNx film 38 is in-situ in the chamber with TMA (Al (CH 3 ) 3 ) as an Al source at a flow rate of 40 to 60 sccm, preferably 50 sccm, 0. to 1.5 seconds. , preferably supplied for 1 second, and from 100 to 300sccm, preferably 0.5 to 1.5 seconds with the flow coming from the 200sccm for N 2, as a preferably supplied to purge the chamber for about 1 second after, the nitrogen source to the chamber the NH 3 600 Purge the chamber by feeding 1 to 3 seconds, preferably 2 seconds at a flow rate of from 1 to 800 sccm, preferably 700 sccm and again supplying N 2 at a flow rate of 400 to 600 sccm, preferably of 500 sccm for 0.5 to 1.5 seconds, preferably 1 second. With one cycle, the cycle is repeated several times until the AlNx film 38 has a desired thickness. Preferably, the cycle is repeated several times so that the AlNx film 38 has a thickness of 100 to 200 mV, preferably about 150 mV.

ALD에 의한 AlNx막(38)은 폴리실리콘막에 비해 스텝 커버리지(step coverage) 특성이 우수하기 때문에, 예컨대 유전물질이 형성된 하부전극용 홀의 어스펙트비(aspect ratio)가 20 : 1 정도로 홀 깊이가 깊더라도 홀 저부까지 균일하게 형성하는 것이 가능하다.Since the AlNx film 38 by ALD has better step coverage than the polysilicon film, for example, the hole ratio of the lower electrode hole having the dielectric material is about 20: 1. Even if deep, the hole bottom can be formed uniformly.

그 후, AlNx막(38) 내부에 발생할 수 있는 결함 및 불순물 등을 최소화하도록 N2/H2 분위기에서 550 내지 650℃, 바람직하게 600℃의 온도로 20 내지 40분, 바람직하게 30분 동안 어닐링을 수행하고, 화학기상증착(Chemical Vapor Deposition; CVD)에 의해 AlNx막(38) 상부에 상부전극 제 2 물질로서 텅스텐(W)막(39)을 증착한다. 여기서, 텅스텐막(39)의 CVD는 핵형성층(nucleation layer) 형성을 위한 WF6＋SiH4과 벌크 형성을 위한 WF6＋H2를 이용하여 800 내지 900Å, 바람직하게 850Å의 두께로 형성한다. Then, annealing for 20 to 40 minutes, preferably 30 minutes at a temperature of 550 to 650 ℃, preferably 600 ℃ in an N 2 / H 2 atmosphere to minimize defects, impurities, etc. that may occur inside the AlNx film 38 The tungsten (W) film 39 is deposited as the upper electrode second material on the AlNx film 38 by chemical vapor deposition (CVD). Here, the CVD of the tungsten film 39 is formed to a thickness of 800 to 900 kW, preferably 850 kW, using WF 6 + SiH 4 for forming a nucleation layer and WF 6 + H 2 for forming a bulk.

이때, AlNx막(38)이 WF6 에 대한 배리어로 작용함에 따라 유전물질인 Al2O3막(37)의 열화가 방지된다. 또한, 텅스텐막(39)은 폴리실리콘막에 비해 저항이 낮아 폴리실리콘막보다 얇게 형성하는 것이 가능하므로 후속 상부 전극 패터닝 후에 평탄화를 위한 CMP 공정 등을 생략할 수 있다. 또한, 상부전극 물질로 폴리실리콘막의 사용을 배제함에 따라 비정상적인 폴리실리콘막의 성장으로 인한 문제 등을 방지할 수 있을 뿐만 아니라 폴리실리콘막 내부의 불순물 활성화를 위한 어닐링 공정 등도 생략할 수 있다.At this time, as the AlNx film 38 serves as a barrier to WF 6 , deterioration of the Al 2 O 3 film 37, which is a dielectric material, is prevented. In addition, since the tungsten film 39 has a lower resistance than that of the polysilicon film, the tungsten film 39 may be formed thinner than the polysilicon film, and thus a CMP process for planarization may be omitted after subsequent upper electrode patterning. In addition, by excluding the use of the polysilicon film as the upper electrode material, not only problems such as abnormal growth of the polysilicon film may be prevented, but annealing process for activating impurities inside the polysilicon film may be omitted.

도 3c에 도시된 바와 같이, 텅스텐막(39), AlNx막(38) 및 Al2O3막(37)을 순차적으로 식각하여 텅스텐막(39)/AlNx막(38)으로 이루어진 상부전극(40)과 Al2O3막의 유전막(37a)을 형성함으로써 캐패시터(100)를 형성한다.As shown in FIG. 3C, the tungsten film 39, the AlNx film 38, and the Al 2 O 3 film 37 are sequentially etched to form the upper electrode 40 including the tungsten film 39 / AlNx film 38. ) And the dielectric film 37a of the Al 2 O 3 film to form the capacitor 100.

도 3d에 도시된 바와 같이, 캐패시터(100)를 덮도록 기판 전면 상에 제 3 층간절연막(41)을 형성하고, 캐패시터(100) 상의 제 3 층간절연막(41)을 식각하여 캐패시터(100)의 상부전극(40)을 노출시키는 배선용 제 1 콘택홀을 형성함과 동시에 비트라인(32) 상의 제 3 층간절연막(41), 캐패시터 절연막(35) 및 제 2 층간절연막(33)을 식각하여 비트라인(32)을 노출시키는 배선용 제 2 콘택홀을 형성한다. 이때, 상부 전극(40)의 AlNx막(38)이 층간절연막 식각 가스, 예컨대 산화물 식각 가스에 대해 우수한 내식각성을 가져 식각 배리어로서 작용하기 때문에, 제 1 및 제 2 콘택홀간 깊이차가 심하더라도 상부전극(40)을 관통하는 것 없이 제 1 및 제 2 콘택홀을 동시에 형성하는 것이 가능해지므로 콘택 특성이 개선될 수 있다.As shown in FIG. 3D, the third interlayer insulating film 41 is formed on the entire surface of the substrate so as to cover the capacitor 100, and the third interlayer insulating film 41 on the capacitor 100 is etched to form the capacitor 100. While forming the first contact hole for wiring exposing the upper electrode 40, the third interlayer insulating film 41, the capacitor insulating film 35, and the second interlayer insulating film 33 on the bit line 32 are etched to form a bit line. A second contact hole for wiring exposing (32) is formed. At this time, since the AlNx film 38 of the upper electrode 40 acts as an etch barrier having excellent etching resistance to the interlayer insulating film etching gas, for example, an oxide etching gas, even if the depth difference between the first and second contact holes is severe, the upper electrode Since it becomes possible to form the first and second contact holes at the same time without penetrating 40, the contact characteristics can be improved.

그 다음, 300:1의 BOE 용액을 이용하여 20초 동안 제 1 및 제 2 콘택홀을 세정한 후, 제 1 및 제 2 콘택홀을 매립하도록 기판 전면 상에 텅스텐막을 증착한다. 그 다음, CMP 또는 에치백 공정에 의해 제 3 층간절연막(41)의 표면이 노출되도록 텅스텐막을 제거하여 서로 분리시켜 상부전극(40)과 콘택하는 제 1 콘택 플러그(42a)와 비트라인(32)과 콘택하는 제 2 콘택 플러그(42b)를 형성한다. 그 후, 기판 전면 상에 배선용 물질막을 증착하고 패터닝하여 제 1 및 제 2 콘택 플러그(42a, 42b) 상에 제 1 및 제 2 배선(43a, 43b)을 각각 형성한다.Next, after cleaning the first and second contact holes for 20 seconds using a 300: 1 BOE solution, a tungsten film is deposited on the entire surface of the substrate to fill the first and second contact holes. Then, the first contact plug 42a and the bit line 32 are removed from the tungsten film and separated from each other so as to expose the surface of the third interlayer insulating film 41 by a CMP or etch back process to contact the upper electrode 40. And a second contact plug 42b in contact with it. Thereafter, a wiring material film is deposited and patterned on the entire surface of the substrate to form first and second wirings 43a and 43b on the first and second contact plugs 42a and 42b, respectively.

상기 실시예에 의하면, 캐패시터의 상부전극을 AlNx막과 텅스텐막의 이중막으로 형성함에 따라 폴리실리콘막을 형성하는 경우에 비해 상부전극 두께를 감소시킬 수 있어 배선간 절연을 위한 층간절연막의 평탄화 공정을 생략할 수 있을 뿐만 아니라 비정상적인 폴리실리콘막 성장으로 인한 문제 등도 효과적으로 방지할 수 있다. 또한, 층간절연막 식각 시 AlNx막의 우수한 내식각성으로 인해 상부전극과 배선간의 콘택 특성을 향상시킬 수 있다.According to the above embodiment, since the upper electrode of the capacitor is formed of a double layer of an AlNx film and a tungsten film, the thickness of the upper electrode can be reduced as compared with the case of forming a polysilicon film, and thus the planarization process of the interlayer insulating film for inter-wire insulation is omitted. Not only can it be effectively prevented problems caused by abnormal polysilicon film growth. In addition, the contact characteristics between the upper electrode and the wiring may be improved due to the excellent etching resistance of the AlNx layer when the interlayer insulating layer is etched.

또한, 유전막을 ALD에 의해 Al2O3막으로 형성함에 따라 AlNx막을 Al2O 3막 형성 후 인-시튜로 형성하는 것이 가능하고, ALD에 의해 AlNx막을 형성하기 때문에 하부전극용 홀의 깊이가 깊더라도 홀 저부까지 균일하게 형성하는 것이 가능하다.Further, the after forming Al 2 O 3 film having a film AlNx as to form a dielectric layer with Al 2 O 3 film by ALD - can be formed in situ, and the lower electrode depth holes for deep because they form a film AlNx by ALD Even if it is possible to form even up to the bottom of the hole.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill.

전술한 본 발명은 폴리실리콘막 대신 ALD에 의한 AlNx막과 텅스텐막의 이중막으로 상부전극을 형성하므로, 공정을 단순화시킬 수 있을 뿐만 아니라 배선 패일 및 콘택 특성 등을 개선할 수 있다.The present invention described above forms an upper electrode using a double layer of an AlNx film and a tungsten film by ALD instead of a polysilicon film, thereby simplifying the process and improving wiring pails and contact characteristics.

따라서, 본 발명은 소자의 수율 및 신뢰성을 향상시킬 수 있다.Therefore, the present invention can improve the yield and reliability of the device.

Claims (11)

반도체 기판 상에 하부전극을 형성하는 단계;Forming a lower electrode on the semiconductor substrate; 상기 하부전극 상에 원자층증착에 의해 유전물질로서 알루미늄산화막을 형성하는 단계;Forming an aluminum oxide film as a dielectric material on the lower electrode by atomic layer deposition; 상기 알루미늄산화막 상부에 원자층증착에 의해 상부전극 제 1 물질로서 알루미늄질화막을 형성하는 단계;Forming an aluminum nitride film as an upper electrode first material by atomic layer deposition on the aluminum oxide film; 상기 알루미늄질화막 상부에 상부전극 제 2 물질로서 텅스텐막을 형성하는 단계; 및 Forming a tungsten film as an upper electrode second material on the aluminum nitride film; And 상기 텅스텐막, 알루미늄질화막 및 알루미늄산화막을 순차적으로 식각하여 텅스텐막/알루미늄질화막의 상부전극과 알루미늄산화막의 유전막을 형성하여 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.And sequentially etching the tungsten film, the aluminum nitride film, and the aluminum oxide film to form a dielectric film of the upper electrode of the tungsten film / aluminum nitride film and the aluminum oxide film, thereby forming a capacitor. 제 1 항에 있어서, The method of claim 1, 상기 알루미늄산화막의 원자층증착은 400 내지 450℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.Atomic layer deposition of the aluminum oxide film is a capacitor manufacturing method of a semiconductor device, characterized in that carried out at a temperature of 400 to 450 ℃. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 알루미늄산화막의 원자층증착은 챔버 내부로 Al 소오스로서 TMA(Al(CH3)3)를 40 내지 60ccm의 유량으로 0.5 내지 1.5초 동안 공급하고 N2 를 100 내지 300sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지한 후, 챔버 내부로 산소 소오스로서 O3를 600 내지 800sccm의 유량으로 1 내지 3초 동안 공급하고 다시 N2를 400 내지 600sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지하는 것을 1 주기(cycle)로 하여, The atomic layer deposition of the aluminum oxide film is supplied to the chamber as Al source TMA (Al (CH 3 ) 3 ) for 0.5 to 1.5 seconds at a flow rate of 40 to 60ccm and N 2 at 0.5 to 1.5 seconds at a flow rate of 100 to 300sccm. After purging the chamber by supplying it for a while, O 3 is supplied as an oxygen source at a flow rate of 600 to 800 sccm for 1 to 3 seconds and N 2 is supplied at a flow rate of 400 to 600 sccm for 0.5 to 1.5 seconds. To purge one cycle, 상기 알루미늄산화막의 두께가 원하는 두께가 될 때까지 상기 주기를 수회 반복 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And repeating the cycle several times until the thickness of the aluminum oxide film reaches a desired thickness. 제 3 항에 있어서, The method of claim 3, wherein 상기 알루미늄산화막은 30 내지 50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The aluminum oxide film is a capacitor manufacturing method of a semiconductor device, characterized in that formed in a thickness of 30 to 50Å. 제 1 항 또는 제 2 항에 있어서, The method according to claim 1 or 2, 상기 알루미늄질화막의 원자층증착은 상기 알루미늄산화막의 원자층증착을 수행한 후 인-시튜로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The atomic layer deposition of the aluminum nitride film is carried out in-situ after the atomic layer deposition of the aluminum oxide film, characterized in that the capacitor manufacturing method of the semiconductor device. 제 5 항에 있어서, The method of claim 5, wherein 상기 알루미늄질화막의 원자층증착은 챔버 내부로 Al 소오스로서 TMA(Al(CH3)3)를 40 내지 60sccm의 유량으로 0.5 내지 1.5초 동안 공급하고 N2 를 100 내지 300sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지한 후, 챔버 내부로 질소 소오스로서 NH3를 600 내지 800sccm의 유량으로 1 내지 3초 동안 공급하고 다시 N2를 400 내지 600sccm의 유량으로 0.5 내지 1.5초 동안 공급하여 챔버를 퍼지하는 것을 1 주기로 하여, The atomic layer deposition of the aluminum nitride film is supplied to the chamber as Al source TMA (Al (CH 3 ) 3 ) for 0.5 to 1.5 seconds at a flow rate of 40 to 60 sccm and N 2 at 0.5 to 1.5 seconds at a flow rate of 100 to 300 sccm After purging the chamber by supplying for a while, NH 3 was supplied as a nitrogen source at a flow rate of 600 to 800 sccm for 1 to 3 seconds and again N 2 was supplied at a flow rate of 400 to 600 sccm for 0.5 to 1.5 seconds. To purge one cycle, 상기 알루미늄질화막의 두께가 원하는 두께가 될 때까지 상기 주기를 수회 반복 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And repeating the cycle several times until the aluminum nitride film has a desired thickness. 제 6 항에 있어서, The method of claim 6, 상기 알루미늄질화막은 100 내지 200Å의 두께로 형성하는 반도체 소자의 캐패시터 제조방법.The aluminum nitride film is a capacitor manufacturing method of a semiconductor device to form a thickness of 100 to 200Å. 제 1 항에 있어서, The method of claim 1, 상기 알루미늄질화막의 형성 후 상기 텅스텐막을 형성하기 전에, After forming the aluminum nitride film and before forming the tungsten film, 상기 N2/H2 분위기에서 550 내지 650℃의 온도로 20 내지 40분 동안 어닐링을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device, characterized in that the annealing is performed for 20 to 40 minutes at a temperature of 550 to 650 ℃ in the N 2 / H 2 atmosphere. 제 1 항에 있어서, The method of claim 1, 상기 텅스텐막은 화학기상증착에 의해 핵형성층 형성을 위한 WF6＋SiH4과 벌크 형성을 위한 WF6＋H2를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터제 제조방법.Wherein the tungsten film is formed by chemical vapor deposition using WF 6 + SiH 4 for forming a nucleation layer and WF 6 + H 2 for forming a bulk. 제 1 항 또는 제 9 항에 있어서, The method according to claim 1 or 9, 상기 텅스텐막은 800 내지 900Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The tungsten film is a capacitor manufacturing method of a semiconductor device, characterized in that formed in a thickness of 800 to 900Å. 제 1 항에 있어서, The method of claim 1, 상기 캐패시터를 형성하는 단계 이후에, After the step of forming the capacitor, 상기 기판 전면 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface of the substrate; 상기 캐패시터의 알루미늄질화막을 식각 배리어로하여 상기 층간절연막을 식 각하여 콘택홀을 형성하는 단계; Forming a contact hole by etching the interlayer dielectric layer using the aluminum nitride layer of the capacitor as an etch barrier; 상기 콘택홀에 매립되도록 콘택 플러그를 형성하는 단계; 및 Forming a contact plug to be buried in the contact hole; And 상기 콘택플러그 상에 배선을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조방법.Forming a wiring on the contact plug further comprises a capacitor manufacturing method of a semiconductor device.
KR1020040067139A 2004-08-25 2004-08-25 Method of manufacturing capacitor for semiconductor device KR20060018653A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040067139A KR20060018653A (en) 2004-08-25 2004-08-25 Method of manufacturing capacitor for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040067139A KR20060018653A (en) 2004-08-25 2004-08-25 Method of manufacturing capacitor for semiconductor device

Publications (1)

Publication Number Publication Date
KR20060018653A true KR20060018653A (en) 2006-03-02

Family

ID=37126245

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040067139A KR20060018653A (en) 2004-08-25 2004-08-25 Method of manufacturing capacitor for semiconductor device

Country Status (1)

Country Link
KR (1) KR20060018653A (en)

Similar Documents

Publication Publication Date Title
US7498242B2 (en) Plasma pre-treating surfaces for atomic layer deposition
US7538028B2 (en) Barrier layer, IC via, and IC line forming methods
KR100876976B1 (en) Wiring of semiconductor device and method for manufacturing the same
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
US7923343B2 (en) Capacitor of semiconductor device and method for forming the same
KR100564605B1 (en) Method for forming metal wiring layer of semiconductor device
US20060141702A1 (en) Method for depositing titanium oxide layer and method for fabricating capacitor by using the same
KR101082097B1 (en) Capacitor of semiconductor device and method for forming the same
KR20060018653A (en) Method of manufacturing capacitor for semiconductor device
KR100826978B1 (en) Method for forming capacitor of semiconductor device
US7524761B2 (en) Method for manufacturing semiconductor device capable of reducing parasitic bit line capacitance
KR20040087068A (en) Method for fabricating capacitor of semiconductor device
KR100937988B1 (en) Method of manufacturing capacitor for semiconductor device
KR100722987B1 (en) Method for manufacturing semiconductor device
KR100622610B1 (en) Capacitor in semiconductor device and method for manufacturing the same
KR100548846B1 (en) Method for fabricating capacitor with improved doping uniformity
KR100359784B1 (en) Method for Fabricating Capacitor of Semiconductor Device
KR100571387B1 (en) Copper wiring manufacturing method of semiconductor device
KR100596424B1 (en) Method of manufacturing capacitor for semiconductor device
KR101016952B1 (en) Method of manufacturing semiconductor device
KR100418924B1 (en) method for fabricating capacitor in semiconductor device
KR20100011067A (en) Metal line of semiconductor device and method for forming the same
KR20060076453A (en) Method for forming plug of mim capacitor
KR20050099113A (en) Method for forming a cylindrical capacitor in a semiconductor device
KR20030049840A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application