KR20060011440A - Method for manufacturing ferroelectric random access memory device - Google Patents

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KR20060011440A KR1020040060288A KR20040060288A KR20060011440A KR 20060011440 A KR20060011440 A KR 20060011440A KR 1020040060288 A KR1020040060288 A KR 1020040060288A KR 20040060288 A KR20040060288 A KR 20040060288A KR 20060011440 A KR20060011440 A KR 20060011440A
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Abstract

본 발명은 MTP(Merged Top electrode Plate) 구조의 캐패시터 제조공정에서 바텀전극 분리막의 마지막 공정인 에치백공정시 과도한 리세스로 인해 바텀전극의 하부 영역이 노출되는 것을 방지할 수 있는 강유전체 메모리 장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 장치의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 바텀 전극과 하드마스크(TiN, TiAlN, TiSiN, HfN 또는 VN 중에서 선택)의 순서로 적층된 적층 패턴을 형성하는 단계, 상기 적층 패턴을 포함한 전면에 고립절연막을 형성하는 단계, 상기 하드마스크의 모서리가 드러날때까지 상기 고립절연막을 평탄화 및 에치백하는 단계, 상기 하드마스크를 선택적으로 제거하는 단계, 상기 하드마스크 제거후 드러난 상기 바텀 전극을 포함한 전면에 강유전체 박막을 형성하는 단계, 및 상기 강유전체 박막 상에 탑 전극을 형성하는 단계를 포함한다.The present invention provides a ferroelectric memory device capable of preventing the bottom region of the bottom electrode from being exposed due to excessive recess during the etchback process, which is the last step of the bottom electrode separator in the capacitor manufacturing process of the merged top electrode plate (MTP) structure. A method of manufacturing a ferroelectric memory device of the present invention includes forming an interlayer insulating film on a semiconductor substrate, and selecting a bottom electrode and a hard mask (TiN, TiAlN, TiSiN, HfN or VN) on the interlayer insulating film. Forming a laminated pattern stacked in the order of ()), forming an insulating insulating film on the entire surface including the laminated pattern, and planarizing and etching back the insulating insulating film until the edge of the hard mask is exposed. Selectively removing the front surface including the bottom electrode exposed after removing the hard mask; Forming a dielectric thin film, and forming a top electrode on the ferroelectric thin film.

강유전체메모리장치, MTP, 하드마스크, 질화메탈, TiN, 리세스Ferroelectric memory device, MTP, hard mask, metal nitride, TiN, recess

Description

강유전체 메모리 장치의 제조 방법{METHOD FOR MANUFACTURING FERROELECTRIC RANDOM ACCESS MEMORY DEVICE} Manufacturing method of ferroelectric memory device {METHOD FOR MANUFACTURING FERROELECTRIC RANDOM ACCESS MEMORY DEVICE}             

도 1a 내지 도 1d는 종래기술에 따른 MTP 구조의 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device having an MTP structure according to the prior art;

도 2는 종래기술에 따른 바텀전극 분리막(25a)의 과도한 리세스에 의해 발생되는 문제점을 나타낸 도면,2 is a view showing a problem caused by excessive recess of the bottom electrode separator 25a according to the prior art;

도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line

36a, 36b : 소스/드레인영역 37 : 제1층간절연막36a, 36b: source / drain regions 37: first interlayer insulating film

38 : 비트라인콘택플러그 39 : 비트라인38: bit line contact plug 39: bit line

40 : 제2층간절연막 41 : 스토리지노드콘택플러그40: second interlayer insulating film 41: storage node contact plug

42 : 이리듐 43 : 산화이리듐42: iridium 43: iridium oxide

44 : 백금 45 : 질화메탈44: platinum 45: metal nitride

46 : 바텀전극마스크 47 : 바텀전극 분리막46 bottom electrode mask 47 bottom electrode separator

101 : 바텀전극 201 : 강유전체 박막101 bottom electrode 201 ferroelectric thin film

301 : 탑전극301: top electrode

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 강유전체 메모리 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a ferroelectric memory device and a manufacturing method thereof.

반도체 메모리 장치에서 강유전체(Ferroelectric) 박막을 이용한 강유전체 캐패시터를 사용함으로써 DRAM(Dynamic Random Access Memory)에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 장치(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 장치(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억 장치로 주목받고 있다.By using a ferroelectric capacitor using a ferroelectric thin film in a semiconductor memory device, development of devices capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) has been in progress. Ferroelectric random access memory (hereinafter referred to as 'FeRAM') using the ferroelectric thin film is a kind of nonvolatile memory device, which not only stores the stored information even when the power is cut off. The operating speed is also drawing attention as a next-generation memory device comparable to DRAM.

위와 같은 강유전체 메모리 장치에서 우수한 특성의 메모리장치를 구현하기 위해 높은 정전용량이 필요하고, 동일 물질의 강유전체 박막을 사용할 경우 전극면 적을 크게 하면 정전용량이 증가한다.In the ferroelectric memory device as described above, high capacitance is required in order to implement a memory device having excellent characteristics. When the ferroelectric thin film of the same material is used, the capacitance increases when the electrode area is increased.

일반적으로 강유전체 메모리 장치는 스핀온 증착법을 이용한 플라나 구조의 캐패시터를 적용하고 있다. 즉, 바텀 전극(Bottom electrode), 강유전체 박막 및 탑 전극(Top electrode)의 순서로 적층된 스택(Stack) 구조의 캐패시터를 적용한다. 이러한 플라나 구조로 16M급의 고밀도 강유전체 메모리 장치를 제조하려면 캐패시터의 크기는 1㎛2 이하가 필요하며, 캐패시터간의 간격도 서브미크론(Sub-micron) 단위가 필요하다.In general, ferroelectric memory devices employ a planar capacitor using spin-on deposition. That is, a capacitor having a stack structure stacked in the order of a bottom electrode, a ferroelectric thin film, and a top electrode is applied. In order to manufacture a 16M high-density ferroelectric memory device with such a planar structure, the size of a capacitor requires 1 μm 2 or less, and the spacing between capacitors also requires sub-micron units.

그러나, 스택 캐패시터의 강유전체 박막의 두께가 4000Å 정도이고, 전극 물질로 식각이 불리한 노블메탈(Noble metal)을 사용함에 따라 바텀전극, 강유전체 박막 및 탑전극을 한번에 패터닝할 때 수직프로파일(Vertical)을 구현하기가 어렵다. 이로써, 원하는 간격을 갖는 캐패시터의 영역을 확보하기 어렵다.However, since the thickness of the ferroelectric thin film of the stack capacitor is about 4000Å and the noble metal, which is disadvantageously etched, is used, the vertical profile is realized when patterning the bottom electrode, the ferroelectric thin film and the top electrode at once. Difficult to do As a result, it is difficult to secure an area of the capacitor having a desired spacing.

따라서, 패터닝 공정에 대한 부담을 줄이기 위해 바텀 전극을 먼저 식각한 후 바텀전극간 분리 공정을 진행하고, 그 위에 강유전체 박막과 탑 전극을 형성하여 탑전극을 플레이트라인(Plate line)으로 활용하는 MTP(Merged Top electrode- Plateline) 구조가 제안되었다.Therefore, in order to reduce the burden on the patterning process, the bottom electrode is first etched and then the separation process between the bottom electrodes is performed, and on top of that, the MTP (top plate) is used as a plate line by forming the ferroelectric thin film and the top electrode. Merged Top electrode-Plateline structure has been proposed.

도 1a 내지 도 1d는 종래기술에 따른 MTP 구조의 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device having an MTP structure according to the prior art.

도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성한 후, 반도체기판(11) 상에 게이트산화막(13)과 워드라인(14)의 적 층구조물을 형성한다. 그리고 나서, 워드라인(14)의 양측벽에 접하는 워드라인스페이서(15)를 형성한다.As shown in FIG. 1A, after the device isolation layer 12 defining the active region is formed on the semiconductor substrate 11, the gate oxide layer 13 and the word line 14 are stacked on the semiconductor substrate 11. Form the structure. Then, a word line spacer 15 is formed in contact with both side walls of the word line 14.

이어서, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(16a, 16b)을 형성한 후, 워드라인(14)과 소스/드레인영역(16a, 16b)을 포함하는 트랜지스터상부에 제1층간절연막(17)을 형성한다.Subsequently, the source / drain regions 16a and 16b are formed on the semiconductor substrate 11 on both sides of the word line 14, and then on the transistor including the word line 14 and the source / drain regions 16a and 16b. The first interlayer insulating film 17 is formed.

다음으로, 제1층간절연막(17)을 관통하여 일측 소스/드레인영역(16a)에 콘택되는 비트라인콘택플러그(18)를 형성하고, 이 비트라인콘택플러그(18)에 연결되는 비트라인(19)을 형성한다.Next, a bit line contact plug 18 is formed to penetrate through the first interlayer insulating layer 17 and contact the source / drain region 16a on one side, and the bit line 19 connected to the bit line contact plug 18 is formed. ).

다음으로, 비트라인(19)을 포함한 전면에 제2층간절연막(20)을 형성한 후, 제2층간절연막(20)과 제1층간절연막(17)을 동시에 관통하여 타측 소스/드레인영역(16b)에 연결되는 스토리지노드콘택플러그(21)를 형성한다.Next, after the second interlayer insulating film 20 is formed on the entire surface including the bit line 19, the second interlayer insulating film 20 and the first interlayer insulating film 17 are simultaneously passed through the other source / drain region 16b. The storage node contact plug 21 is connected to the same.

다음으로, 스토리지노드콘택플러그(21) 상부에 바텀전극용 도전막을 형성한다. 이때, 바텀전극용 도전막은 Ir(22), IrO2(23) 및 Pt(24)의 순서로 적층한다.Next, a bottom electrode conductive film is formed on the storage node contact plug 21. At this time, the conductive film for the bottom electrode is laminated in the order of Ir (22), IrO 2 (23), and Pt (24).

이어서, Pt(24), IrO2(23) 및 Ir(22)을 순차적으로 식각하여 스토리지노드콘택플러그(21)에 연결되는 바텀전극(100)을 형성한다.Subsequently, Pt 24, IrO 2 23 and Ir 22 are sequentially etched to form a bottom electrode 100 connected to the storage node contact plug 21.

도 1b에 도시된 바와 같이, 바텀전극(100)을 포함한 전면에 제3층간절연막(25)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 진행하여 바텀전극(100) 상부에서 일정 두께로 남을 때까지 제3층간절연막(25)을 평탄화시킨다.As shown in FIG. 1B, after depositing the third interlayer dielectric layer 25 on the entire surface including the bottom electrode 100, a CMP (Chemical Mechanical Polishing) process is performed to leave a predetermined thickness on the bottom electrode 100. The third interlayer insulating film 25 is planarized until it is.

도 1c에 도시된 바와 같이, 바텀전극(100)의 표면이 드러날때까지 잔류하고 있는 제3층간절연막(25)을 에치백한다. 즉, 제3층간절연막(25)을 리세스(recess)시켜 이웃한 바텀전극간을 분리시키는 바텀전극 분리막(25a)을 형성한다. As illustrated in FIG. 1C, the third interlayer insulating layer 25 remaining until the surface of the bottom electrode 100 is exposed is etched back. In other words, the bottom interlayer insulating film 25a is formed by recessing the third interlayer insulating film 25 to separate adjacent bottom electrodes.

이상의 CMP 공정 및 에치백 공정을 바텀전극 분리(Bottom electrode isolation) 공정이라고 한다.The above CMP process and etch back process are referred to as bottom electrode isolation processes.

도 1d에 도시된 바와 같이, 표면이 드러난 바텀전극(100)을 포함한 바텀전극 분리막(25a) 상에 강유전체 박막(200)을 증착하고 결정화를 위한 어닐 공정을 진행한 후, 강유전체 박막(200) 상에 탑전극(300)을 형성한다.As shown in FIG. 1D, the ferroelectric thin film 200 is deposited on the bottom electrode separator 25a including the bottom electrode 100 on which the surface is exposed, and an annealing process for crystallization is performed. The top electrode 300 is formed on the substrate.

위와 같은 종래기술에서는 바텀전극 분리 공정시 CMP와 에치백 공정을 병행하므로써 CMP 공정을 단독으로 진행할 경우에 발생하는 스크래치(Scratch), 패턴밀집정도에 다른 불균일성을 방지하고 있다.In the prior art as described above, the CMP and the etchback process are performed in parallel during the bottom electrode separation process, thereby preventing other irregularities in the degree of scratch and pattern density generated when the CMP process is performed alone.

그러나, 상술한 종래기술은 바텀전극 분리막 공정의 마지막 단계인 에치백공정시에 Pt(24)가 드러나는 시점에서 Pt(24)와 바텀전극 분리막(25a)간 계면의 산화막이 과도하게 리세스되어 바텀전극(100)으로 사용된 IrO2/Ir(23/22)의 측면이 드러나게 되는 문제가 있다.However, in the above-described conventional technique, the oxide film at the interface between the Pt 24 and the bottom electrode separator 25a is excessively recessed at the time when the Pt 24 is exposed during the etchback process, the last step of the bottom electrode separator process. There is a problem that the side of the IrO 2 / Ir (23/22) used as the electrode 100 is exposed.

도 2는 종래기술에 따른 바텀전극 분리막(25a)의 과도한 리세스에 의해 발생되는 문제점을 나타낸 도면이다.2 illustrates a problem caused by excessive recess of the bottom electrode separator 25a according to the related art.

도 2를 참조하면, 바텀전극 분리막(25a)이 과도하게 리세스되는 경우, 바텀전극(100)으로 사용된 IrO2/Ir(23/22)의 측면이 드러나게 되고, 이는 후속 강유전체 박막(200)의 증착 및 어닐 과정에서 Ir(22)가 추가로 산화되어 강유전체 박막(200) 의 내부에 국부적으로 전도성 영역(200a)을 유발시키는 문제가 있다. Referring to FIG. 2, when the bottom electrode separator 25a is excessively recessed, the side surface of IrO 2 / Ir 23/22 used as the bottom electrode 100 is exposed, which is followed by the subsequent ferroelectric thin film 200. Ir (22) is further oxidized in the deposition and annealing process to cause the conductive region (200a) locally in the ferroelectric thin film (200).

이러한 전도성 영역(200a)은 전기적 숏트를 유발시키며, 특히 전도성 영역(200a)은 강유전체 박막(200)과 바텀전극(100) 사이에 메탈성 계면을 형성시켜 강유전체 박막(200)의 일함수를 크게 낮추게 되고, 이는 누설전류 증가를 초래하여 강유전체 박막(200)의 분극특성을 열화시킨다. 결국, 강유전체 메모리 장치의 신뢰성을 감소시킨다.The conductive region 200a causes an electrical short, and in particular, the conductive region 200a forms a metallic interface between the ferroelectric thin film 200 and the bottom electrode 100 to significantly lower the work function of the ferroelectric thin film 200. This results in an increase in leakage current and deteriorates the polarization characteristics of the ferroelectric thin film 200. As a result, the reliability of the ferroelectric memory device is reduced.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, MTP 구조의 캐패시터 제조공정에서 바텀전극 분리막의 마지막 공정인 에치백공정시 과도한 리세스로 인해 바텀전극의 하부 영역이 노출되는 것을 방지할 수 있는 강유전체 메모리 장치의 제조 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and prevents the lower region of the bottom electrode from being exposed due to excessive recess during the etch back process, which is the last step of the bottom electrode separator in the capacitor manufacturing process of the MTP structure. It is an object of the present invention to provide a method for manufacturing a ferroelectric memory device.

상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 장치의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 바텀 전극과 하드마스크의 순서로 적층된 적층 패턴을 형성하는 단계, 상기 적층 패턴을 포함한 전면에 고립절연막을 형성하는 단계, 상기 하드마스크의 모서리가 드러날때까지 상기 고립절연막을 평탄화 및 에치백하는 단계, 상기 하드마스크를 선택적으로 제거하는 단계, 상기 하드마스크 제거후 드러난 상기 바텀 전극을 포함한 전면에 강유전체 박막을 형성하는 단계, 및 상기 강유전체 박막 상에 탑 전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 하드마스크는 질화 메탈로 형성하는 것을 특징으로 하고, 상기 질화 메탈은 TiN, TiAlN, TiSiN, HfN 또는 VN 중에서 선택되는 것을 특징으로 하며, 상기 하드마스크를 제거하는 단계는 습식케미컬을 이용하는 것을 특징으로 하고, 상기 습식케미컬은 NH4OH, H2O2 및 증류수의 혼합액을 이용하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a ferroelectric memory device, including forming an interlayer insulating layer on an upper surface of a semiconductor substrate, and forming a stacked pattern on the interlayer insulating layer in the order of a bottom electrode and a hard mask. Forming an insulating insulating film on the entire surface including the stacked pattern, planarizing and etching back the insulating insulating film until the edge of the hard mask is exposed, selectively removing the hard mask, and removing the hard mask. Forming a ferroelectric thin film on the entire surface including a bottom electrode, and forming a top electrode on the ferroelectric thin film, characterized in that the hard mask is formed of a metal nitride, the metal nitride Is selected from TiN, TiAlN, TiSiN, HfN or VN, Removing the hard mask and the liquid chemical group, and characterized by using a liquid chemical is characterized by using the mixture of NH 4 OH, H 2 O 2 and deionized water.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 강유전체 메모리 장치의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)을 형성한 후, 반도체기판(31) 상에 게이트산화막(33)과 워드라인(34)의 적층구조물을 형성한다. 그리고 나서, 워드라인(34)의 양측벽에 접하는 워드라인스페이서(35)를 형성한다. 이때, 워드라인스페이서(35)는 실리콘질화막으로 형성할 수 있다.As shown in FIG. 3A, after the device isolation layer 32 defining an active region is formed on the semiconductor substrate 31, the stacked structure of the gate oxide layer 33 and the word line 34 on the semiconductor substrate 31 is formed. To form. Then, a word line spacer 35 in contact with both side walls of the word line 34 is formed. In this case, the word line spacer 35 may be formed of a silicon nitride film.

이어서, 워드라인(34) 양측의 반도체기판(31)에 이온주입을 통해 소스/드레인영역(36a, 36b)을 형성한 후, 워드라인(34)과 소스/드레인영역(36a, 36b)이 형성된 트랜지스터 상부에 제1층간절연막(37)을 형성한다.Subsequently, source / drain regions 36a and 36b are formed on the semiconductor substrate 31 on both sides of the word line 34 by ion implantation, and then word lines 34 and source / drain regions 36a and 36b are formed. A first interlayer insulating film 37 is formed over the transistor.

다음으로, 제1층간절연막(37)을 관통하여 일측 소스/드레인영역(36a)에 콘택되는 비트라인콘택플러그(38)를 형성하고, 이 비트라인콘택플러그(38)에 연결되는 비트라인(39)을 형성한다. 이때, 비트라인콘택플러그(38)와 비트라인(39)은 텅스텐막으로 형성할 수 있다.Next, a bit line contact plug 38 is formed to penetrate through the first interlayer insulating layer 37 to contact the source / drain region 36a on one side, and the bit line 39 connected to the bit line contact plug 38 is formed. ). In this case, the bit line contact plug 38 and the bit line 39 may be formed of a tungsten film.

다음으로, 비트라인(39)을 포함한 전면에 제2층간절연막(40)을 형성한 후, 제2층간절연막(40)과 제1층간절연막(37)을 동시에 관통하여 타측 소스/드레인영역(36b)에 연결되는 스토리지노드콘택플러그(41)를 형성한다.Next, after the second interlayer insulating film 40 is formed on the entire surface including the bit line 39, the second interlayer insulating film 40 and the first interlayer insulating film 37 are simultaneously passed through the other source / drain region 36b. The storage node contact plug 41 is connected to the same.

이때, 스토리지노드콘택플러그(41)는 텅스텐플러그와 배리어메탈인 TiN의 순서로 적층된 구조일 수 있으며, 텅스텐플러그를 리세스 구조로 형성한 후 전면에 TiN을 증착하고, CMP 공정을 진행하여 TiN을 평탄화시킨다.In this case, the storage node contact plug 41 may be a stacked structure in the order of tungsten plug and TiN, which is a barrier metal, and after forming the tungsten plug into a recess structure, depositing TiN on the front surface and proceeding with a CMP process to perform TiN. Planarize.

다음으로, 스토리지노드콘택플러그(41) 상부에 바텀전극용 도전막을 형성한다. 이때, 바텀전극용 도전막은 이리듐(Ir, 42), 산화이리듐(IrO2, 43) 및 백금(Pt, 44)의 순서로 적층한다. 여기서, 이리듐(42)은 산소확산배리어 역할을 하고, 산화이리듐(43)은 이리듐(42)과 백금(44)간 접착력 증대 역할을 하며, 백금(44)은 실질적으로 바텀전극 역할을 한다.Next, a bottom electrode conductive film is formed on the storage node contact plug 41. At this time, the conductive film for the bottom electrode is laminated in the order of iridium (Ir, 42), iridium oxide (IrO 2 , 43) and platinum (Pt, 44). Here, the iridium 42 serves as an oxygen diffusion barrier, the iridium oxide 43 serves to increase adhesion between the iridium 42 and the platinum 44, and the platinum 44 substantially serves as a bottom electrode.

이어서, 백금(44) 상에 하드마스크로 사용될 질화메탈(Nitrided metal, 45)을 증착한다.Subsequently, a nitride metal (Nitrided metal) 45 to be used as a hard mask is deposited on the platinum 44.

이때, 질화메탈(45)은 TiN, TiAlN, TiSiN, HfN 또는 VN 중에서 선택되며, 50Å∼2000Å 두께로 형성한다.At this time, the metal nitride 45 is selected from TiN, TiAlN, TiSiN, HfN or VN, and is formed to a thickness of 50 kPa to 2000 kPa.

다음으로, 질화 메탈(45) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 바텀전극을 정의하기 위한 바텀전극 마스크(46)를 형성한다.Next, a photoresist film is coated on the metal nitride 45 and patterned by exposure and development to form a bottom electrode mask 46 for defining the bottom electrode.

다음으로, 바텀전극 마스크(46)를 식각배리어로 질화메탈(45)을 식각한다.Next, the metal nitride 45 is etched using the bottom electrode mask 46 as an etching barrier.

도 3b에 도시된 바와 같이, 바텀전극마스크(46)를 스트립한다. 이때, 바텀전극 마스크(46)는 공지된 바와 같이, 산소 플라즈마(O2 Plasma)를 이용하여 스트립한다.As shown in FIG. 3B, the bottom electrode mask 46 is stripped. At this time, the bottom electrode mask 46 is stripped using an oxygen plasma (O 2 Plasma), as is known.

다음으로, 바텀전극 마스크(46) 제거후 드러난 질화메탈(45)을 하드마스크로 백금(44), 산화이리듐(43) 및 이리듐(42)을 순차적으로 식각하여 스토리지노드콘택플러그(41)에 연결되는 바텀전극(101)을 형성한다.Next, the platinum nitride 45, the iridium oxide 43, and the iridium 42 are sequentially etched using the metal nitride 45 exposed after the bottom electrode mask 46 is removed, and then connected to the storage node contact plug 41. A bottom electrode 101 is formed.

위와 같은 바텀전극(101) 형성시, 하드마스크로 사용된 질화메탈(45)은 일부가 소모되어 두께가 감소한다.When the bottom electrode 101 is formed as described above, a portion of the metal nitride 45 used as a hard mask is consumed to reduce the thickness.

도 3c에 도시된 바와 같이, 바텀전극(101)을 포함한 전면에 제3층간절연막을 증착한 후 CMP(Chemical Mechanical Polishing) 공정 및 에치백 공정을 순차적으로 진행하여 이웃하는 바텀전극(101)간을 분리시키는 바텀전극 분리막(47)을 형성한다. As shown in FIG. 3C, after the third interlayer insulating film is deposited on the entire surface including the bottom electrode 101, the CMP (Chemical Mechanical Polishing) process and the etch back process are sequentially performed to form a space between the adjacent bottom electrodes 101. A bottom electrode separator 47 is formed to be separated.

이때, 바텀전극 분리막(47)이 되는 제3층간절연막은 SOG(Spin On Glass), BPSG(Boro Phosphorous Silicate Glass) 또는 HDP(High Density Plasma) 산화막 중에 선택되는 평탄화 특성이 우수한 산화막으로 형성한다. 이러한 산화막을 형성하기 위한 증착 방법으로는 스핀온(Spin-On), PECVD(Plasma Enhanced CVD), MOCVD(Metal organic CVD), ALD가 가능하고, 산화막을 형성하기 위한 반응소스는 O2, N2O, H2O를 이용한다.In this case, the third interlayer insulating film serving as the bottom electrode separator 47 is formed of an oxide film having excellent planarization characteristics selected from spin on glass (SOG), boro phosphorous silica (BPSG), or high density plasma (HDP) oxide film. As a deposition method for forming such an oxide film, spin-on, plasma enhanced CVD (PECVD), metal organic CVD (MOCVD), and ALD can be used. The reaction source for forming the oxide film is O 2 , N 2. O, H 2 O is used.

위와 같은 CMP 공정 및 에치백 공정에 의해 형성되는 바텀전극 분리막(47)은 이웃하는 바텀전극(101)간 분리를 충분히 수행하는 두께로 잔류한다.The bottom electrode separator 47 formed by the CMP process and the etch back process as described above remains at a thickness sufficient to perform separation between neighboring bottom electrodes 101.

그리고, 바텀전극 분리막(47)을 형성하기 위한 공정의 마지막 단계인 제3층간절연막의 에치백 공정시에 질화메탈(45)의 모서리가 드러날때 까지만 진행하여, 바텀전극(101)의 최상부층인 백금(44)이 드러나는 것을 방지하고, 이로써 바텀전극(101)의 표면이 손상되는 것을 방지한다. In the etchback process of the third interlayer insulating film, which is the last step of the process of forming the bottom electrode separator 47, the process proceeds until the edges of the metal nitride 45 are exposed to form the top layer of the bottom electrode 101. The platinum 44 is prevented from being exposed, thereby preventing the surface of the bottom electrode 101 from being damaged.

더불어, 바텀전극(101)의 최상부층인 백금(44)이 드러나는 것을 방지하므로써 바텀전극 분리막(47)이 과도하게 리세스되는 것을 방지한다. 즉, 바텀전극 분리막(47)은 이웃한 바텀전극(101) 사이의 공간을 덮는 형태로 잔류하면서 바텀전극(101) 상부의 질화메탈(45)을 일정 두께로 덮는 형태로 잔류한다(바텀전극 상부에 잔류하는 바텀전극분리막을 47a라고 함).In addition, the platinum electrode 44, which is the uppermost layer of the bottom electrode 101, is prevented from being exposed, thereby preventing the bottom electrode separator 47 from being excessively recessed. That is, the bottom electrode separator 47 remains in a form covering a space between neighboring bottom electrodes 101 and remains in a form covering a metal nitride 45 on the bottom electrode 101 with a predetermined thickness (upper bottom electrode). The bottom electrode separation film remaining in the film is called 47a).

도 3d에 도시된 바와 같이, 습식케미컬을 이용하여 질화메탈(45)을 제거한다. 이때 질화메탈(45) 상부의 바텀전극 분리막(47)도 동시에 제거되어 바텀전극(101)의 최상부층인 백금(44)의 표면이 오픈된다. 위와 같은 습식케미컬은 SC-1 용액을 이용한다.As shown in FIG. 3D, the metal nitride 45 is removed using a wet chemical. At this time, the bottom electrode separator 47 on the metal nitride 45 is also simultaneously removed to open the surface of the platinum 44, which is the uppermost layer of the bottom electrode 101. Such wet chemicals use SC-1 solution.

이때, SC-1 용액은 NH4OH, H2O2, 그리고 증류수(D.I water)의 혼합액으로서, 질화메탈(45)을 쉽게 잘 녹이는 것이고, 더불어 산화막질인 바텀전극 분리막(47)도 쉽게 식각할 수 있는 용액이며, 바텀전극(101)의 최상부층인 백금(44)은 식각하지 못한다.At this time, the SC-1 solution is a mixed solution of NH 4 OH, H 2 O 2 , and distilled water (DI water), and easily dissolves the metal nitride 45. In addition, the bottom electrode separator 47, which is an oxide film, is also easily etched. It is a solution capable of, and the platinum 44, which is the uppermost layer of the bottom electrode 101, cannot be etched.

위와 같은 질화메탈(45) 제거후에 바텀전극(101) 사이에는 두께가 더 얇아진 바텀전극분리막(47b)이 잔류하고, 질화메탈(45)을 제거할때까지만 습식케미컬을 도입하므로 바텀전극분리막(47b)의 과도한 리세스가 없다.After the removal of the metal nitride 45 as described above, the bottom electrode separation film 47b having a thinner thickness remains between the bottom electrodes 101, and the wet chemical is introduced only until the metal nitride 45 is removed. ) There is no excessive recess.

도 3e에 도시된 바와 같이, 표면이 드러난 바텀전극(101)을 포함한 바텀전극 분리막(47) 상에 강유전체 박막(201)을 증착하고 결정화를 위한 어닐 공정을 진행한다.As shown in FIG. 3E, the ferroelectric thin film 201 is deposited on the bottom electrode separator 47 including the bottom electrode 101 on which the surface is exposed, and an annealing process for crystallization is performed.

여기서, 강유전체 박막(201)은 SBT[SrBi2Ta2O9], SBTN[SrBi2(Ta 1-x, Nbx)2O9)], BTO(Bi4Ti3O12), BLT[(Bi1-x, Lax)Ti3O 12] 또는 PZT[(Pb, Zr)TiO3]를 사용하고, 이들 강유전체 박막은 ALD, CVD, PVD, 스핀온 또는 LSMCD(Liquid Source Mixed Chemical Deposition) 방식을 이용하여 증착한다.Here, the ferroelectric thin film 201 is made of SBT [SrBi 2 Ta 2 O 9 ], SBTN [SrBi 2 (Ta 1-x , Nb x ) 2 O 9 )], BTO (Bi 4 Ti 3 O 12 ), BLT [( Bi 1-x , La x ) Ti 3 O 12 ] or PZT [(Pb, Zr) TiO 3 ], and these ferroelectric thin films are ALD, CVD, PVD, spin-on or liquid source mixed chemical deposition (LSMCD) It is deposited using.

위와 같은 강유전체 박막(201)은 증착후 결정화(페로브스카이트 핵 생성 및 성장)를 위해 RTA(Rapid Thermal Anneal) 방법을 진행하는데, RTA의 온도범위는 300℃∼800℃ 범위이되 2단계 RTA를 적용한다. 즉, 1차 RTA는 300℃∼500℃ 범위에서 진행하고, 2차 RTA는 500℃∼800℃ 범위에서 진행한다. 그리고, RTA 적용시 램프업(Ramp up) 속도는 80℃∼250℃의 범위를 갖고, 어닐링 가스는 O2, N2O, N2 , Ar, N3, Kr, Xe 또는 He를 사용한다. The ferroelectric thin film 201 is subjected to a rapid thermal annealing (RTA) method for crystallization (perovskite nucleation and growth) after deposition. The temperature range of the RTA is 300 ° C. to 800 ° C., but the two-step RTA is applied. Apply. That is, the primary RTA proceeds in the range of 300 ° C to 500 ° C and the secondary RTA runs in the range of 500 ° C to 800 ° C. In addition, the ramp-up rate in the RTA application ranges from 80 ° C to 250 ° C, and the annealing gas uses O 2 , N 2 O, N 2 , Ar, N 3 , Kr, Xe, or He.

다음으로, 강유전체 박막(201) 상에 탑전극(301)을 형성한다. 이때, 탑전극 (301)은 Pt, Ir, IrO2, Ru, RuO2, W 또는 TiN을 사용한다.Next, the top electrode 301 is formed on the ferroelectric thin film 201. In this case, the top electrode 301 uses Pt, Ir, IrO 2 , Ru, RuO 2 , W, or TiN.

상술한 실시예에서는, 바텀전극의 패터닝을 위해 하드마스크인 질화메탈(45)을 도입하고, 후속 바텀전극 분리막(47) 공정의 마지막 단계인 에치백 공정시에 질화메탈(45)의 모서리가 드러날때까지만 진행하므로써 바텀전극(101)의 최상부층인 백금(44)이 드러나는 것을 방지한다. 이로써 에치백공정시에 바텀전극 분리막(47)의 과도한 리세스를 억제하여 바텀전극(101)의 하부층인 산화이리듐(43)과 이리듐(42)의 노출을 방지한다.In the above-described embodiment, the metal nitride 45, which is a hard mask, is introduced for patterning the bottom electrode, and the edge of the metal nitride 45 is exposed during the etchback process, which is the last step of the subsequent bottom electrode separator 47 process. By only proceeding until the platinum 44, which is the uppermost layer of the bottom electrode 101, is prevented from being revealed. As a result, excessive recesses of the bottom electrode separator 47 may be suppressed during the etch back process to prevent the iridium oxide 43 and the iridium 42, which are the lower layers of the bottom electrode 101, from being exposed.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 바텀전극 분리막 공정의 에치백공정시에 바텀전극의 내산화특성이 약한 하부층이 노출되는 것을 방지하므로써 강유전체 메모리 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of improving the reliability of the ferroelectric memory device by preventing the lower layer having a low oxidation resistance of the bottom electrode from being exposed during the etch back process of the bottom electrode separator.

또한, 본 발명은 바텀전극 분리막 공정의 에치백 공정시에 질화메탈이 드러날때까지만 진행하므로써 바텀전극의 최상부층이 드러나는 것을 방지하여 바텀전극의 표면 손상을 방지할 수 있는 효과가 있다.In addition, the present invention has an effect of preventing the surface damage of the bottom electrode by preventing the top layer of the bottom electrode from being exposed by proceeding only until the metal nitride is exposed during the etch back process of the bottom electrode separator.

Claims (6)

반도체기판 상부에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간절연막 상에 바텀 전극과 하드마스크의 순서로 적층된 적층 패턴을 형성하는 단계;Forming a stacked pattern stacked on the interlayer insulating layer in the order of a bottom electrode and a hard mask; 상기 적층 패턴을 포함한 전면에 고립절연막을 형성하는 단계;Forming an insulating insulating film on the entire surface including the laminated pattern; 상기 하드마스크의 모서리가 드러날때까지 상기 고립절연막을 평탄화 및 에치백하는 단계;Planarizing and etching back the insulating layer until the edges of the hard mask are exposed; 상기 하드마스크를 선택적으로 제거하는 단계;Selectively removing the hardmask; 상기 하드마스크 제거후 드러난 상기 바텀 전극을 포함한 전면에 강유전체 박막을 형성하는 단계; 및Forming a ferroelectric thin film on the entire surface including the bottom electrode exposed after removing the hard mask; And 상기 강유전체 박막 상에 탑 전극을 형성하는 단계Forming a top electrode on the ferroelectric thin film 를 포함하는 강유전체 메모리 장치의 제조 방법.Method of manufacturing a ferroelectric memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 하드마스크는,The hard mask, 질화 메탈로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.A method of manufacturing a ferroelectric memory device, characterized in that it is formed of metal nitride. 제2항에 있어서,The method of claim 2, 상기 질화 메탈은, The metal nitride is, TiN, TiAlN, TiSiN, HfN 또는 VN 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.A method of manufacturing a ferroelectric memory device, characterized in that selected from TiN, TiAlN, TiSiN, HfN or VN. 제3항에 있어서,The method of claim 3, 상기 질화메탈은,The metal nitride is, 50Å∼2000Å의 두께로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.A method of manufacturing a ferroelectric memory device, characterized in that formed at a thickness of 50 kV to 2000 kV. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 하드마스크를 제거하는 단계는,Removing the hard mask, 습식케미컬을 이용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.A method of manufacturing a ferroelectric memory device, characterized by using wet chemical. 제5항에 있어서,The method of claim 5, 상기 습식케미컬은,The wet chemical, NH4OH, H2O2 및 증류수의 혼합액을 이용하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.A method of manufacturing a ferroelectric memory device, characterized by using a mixture of NH 4 OH, H 2 O 2, and distilled water.
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