KR20060006340A - A method for forming a metal line of cmos image sensor - Google Patents

A method for forming a metal line of cmos image sensor Download PDF

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강영수
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Abstract

본 발명은 시모스 이미지 센서의 금속배선 형성방법에 관한 것으로, 본 발명은 외부로부터 포토 다이오드(photo diode)로 빛이 입사되는 경로(즉, 금속배선이 형성되지 않는 부위)에 식각 정지층을 형성하지 않고, 금속배선 상부에만 식각 정지층을 형성한다. 따라서, 본 발명에서는 마이크로 렌즈(micro lens)로부터 투과되는 빛이 식각 정지층에 의한 영향을 받지 않고 포토 다이오드에 안정적으로 전달되어 시모스 이미지 센서의 광특성을 향상시킬 수 있다. The present invention relates to a method for forming metal wiring of a CMOS image sensor, and the present invention does not form an etch stop layer in a path through which light enters a photodiode from outside (ie, a portion where no metal wiring is formed). Instead, the etch stop layer is formed only on the metal wiring. Therefore, in the present invention, the light transmitted from the micro lens is stably transmitted to the photodiode without being affected by the etch stop layer, thereby improving optical characteristics of the CMOS image sensor.

시모스 이미지 센서, CIS, 금속배선, 포토 다이오드, 듀얼 다마신, 식각 정지층, ESL CMOS image sensor, CIS, metallization, photodiode, dual damascene, etch stop layer, ESL

Description

시모스 이미지 센서의 금속배선 형성방법{A METHOD FOR FORMING A METAL LINE OF CMOS IMAGE SENSOR}A METHOD FOR FORMING A METAL LINE OF CMOS IMAGE SENSOR}

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 시모스 이미지 센서의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 1 to 8 are cross-sectional views illustrating a metal wiring forming method of a CMOS image sensor according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 반도체 기판 11 : 제1 층간 절연막10 semiconductor substrate 11 first interlayer insulating film

12 : 제1 베리어막 13 : 하부배선12: first barrier film 13: lower wiring

14 : 제1 식각 정지층 15 : 제2 층간 절연막14: first etch stop layer 15: second interlayer insulating film

16 : 비아홀 17 : 트렌치16: via hole 17: trench

18 : 제2 베리어막 19 : 상부배선18: second barrier film 19: upper wiring

20 : 제2 식각 정지층20: second etch stop layer

본 발명은 시모스 이미지 센서(CMOS image sensor)의 금속배선 형성방법에 관한 것으로, 광특성을 향상시킬 수 있는 시모스 이미지 센서의 금속배선 형성방법에 관한 것이다. The present invention relates to a method for forming metal wiring of a CMOS image sensor, and to a method for forming metal wiring of a CMOS image sensor capable of improving optical characteristics.                         

시모스 이미지 센서는 빛에너지를 전기신호로 변환하는 역할을 수행하는 수십만 내지 수백만 화소를 포함하는 집적회로가 내장되어 사람 또는 사물 등 눈에 보이는 원래의 이미지를 이미지 센서 내에서 전기신호로 변환해 출력하는 반도체 소자이다. The CMOS image sensor has an integrated circuit containing hundreds of thousands to millions of pixels to convert light energy into an electrical signal, and converts the original image such as a person or object into an electrical signal in the image sensor and outputs the converted signal. It is a semiconductor device.

일반적으로, 시모스 이미지 센서는 다수의 픽셀(pixel)로 이루어지며, 각 픽셀은 그 구조에 따라 포토 다이오드(photo diode)와 적어도 하나 이상의 트랜지스터(예컨대, MOSFET)를 포함한다. 외부에서 수광부인 포토 다이오드로 빛이 입사되면 이에 비례하여 빛에너지는 포토 다이오드를 통해 전기신호로 변환되고, 이 전기신호는 트랜지스터를 통해 출력된다. In general, a CMOS image sensor is composed of a plurality of pixels, each pixel including a photo diode and at least one transistor (eg, a MOSFET) according to its structure. When light is incident on the photodiode, which is a light receiving unit, light energy is converted into an electrical signal through the photodiode, and the electrical signal is output through the transistor.

이러한 시모스 이미지 센서는 전기신호와 각 트랜지스터의 동작을 제어하기 위한 제어신호들이 전달되도록 하기 위한 다수의 금속배선을 포함한다. 금속배선은 반도체 기판에 형성된 포토 다이오드와 중첩(overlay)되지 않는 위치에 형성된다. 이는 외부에서 포토 다이오드로 입사되는 빛이 금속배선에 의해 차단되는 것을 방지하기 위함이다. The CMOS image sensor includes a plurality of metal wires for transmitting electrical signals and control signals for controlling the operation of each transistor. The metal wiring is formed at a position that does not overlap with the photodiode formed on the semiconductor substrate. This is to prevent the light incident to the photodiode from being blocked by the metal wiring from the outside.

통상적으로, 금속배선을 구리 금속을 형성하는 경우 듀얼 다마신(dual damascene) 공정으로 형성하는 것이 보편적이다. 듀얼 다마신 공정에서 비아홀(via hole) 식각공정 진행시 구리 표면에 손상(damage)을 입히는 것을 방지하기 위하여 식각 정지층(etch stopping layer, ESL)을 사용한다. 또한, 금속 식각공정에도 식각 정지층을 사용한다. 이렇게 듀얼 다마신 공정시 층간별 적어도 2번씩 식각 정지층을 사용하여 수번의 식각 정지층을 사용하기 때문에 막질의 서로 다른 굴절율로 인하여 마이크로 렌즈로부터 투과되는 빛이 포토 다이오드에 잘 전달되지 못하는 문제가 발생된다. In general, in the case of forming copper metal, it is common to form the metal wiring by a dual damascene process. In the dual damascene process, an etching stopping layer (ESL) is used to prevent damage to the copper surface during the via hole etching process. In addition, an etch stop layer is also used in the metal etching process. In this dual damascene process, the etch stop layer is used at least twice between layers, so that the light transmitted from the microlens cannot be easily transmitted to the photodiode due to the different refractive indices of the film. do.

따라서, 본 발명의 상기한 문제점을 해결하기 위하여 안출된 것으로, 광특성을 향상시킬 수 있는 시모스 이미지 센서의 금속배선 형성방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming metal wirings for a CMOS image sensor, which is designed to solve the above-described problems of the present invention.

상기에서 설명한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 컨택홀이 형성된 반도체 기판이 제공되는 단계와, 상기 컨택홀이 매립되도록 하부배선을 증착하는 단계와, 제1 평탄화 공정을 실시하여 상기 하부배선을 평탄화하되, 상기 하부배선에 디싱부가 발생되도록 하는 단계와, 상기 하부배선을 포함하는 전체 구조 상부에 식각 정지층을 형성하는 단계와, 제2 평탄화 공정을 실시하여 상기 식각 정지층을 평탄화하고, 이를 통해 평탄화된 상기 식각 정지층이 상기 하부배선의 디싱부에 매립되는 단계와, 상기 식각 정지층을 포함하는 전체 구조 상부에 절연막을 증착하는 단계와, 상기 절연막을 패터닝하여 상기 하부배선의 일부가 노출되도록 비아홀 및 트렌치를 형성하는 단계와, 상기 비아홀 및 상기 트렌치가 매립되도록 상부배선을 형성하는 단계를 포함하는 시모스 이미지 센서의 금속배선 형성방법이 제공된다. According to an aspect of the present invention for implementing the above-described object, the step of providing a semiconductor substrate having a contact hole, depositing a lower wiring so that the contact hole is buried, and performing a first planarization process Planarizing the lower interconnection, causing the dishing portion to be generated in the lower interconnection, forming an etch stop layer on the entire structure including the lower interconnection, and performing a second planarization process to planarize the etch stop layer And the planarized etch stop layer is buried in the dishing portion of the lower interconnection, depositing an insulating film on top of the entire structure including the etch stop layer, and patterning the insulating film to form the lower interconnection. Forming via holes and trenches to expose a portion thereof, and forming upper wirings to fill the via holes and trenches. It is a metal wiring method for forming a CMOS image sensor including a step is provided.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various other forms, and only the embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to inform you completely.

도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 시모스 이미지 센서의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 1 내지 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다. 1 to 8 are cross-sectional views illustrating a metal wiring forming method of a CMOS image sensor according to a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 8 are the same components having the same function.

도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정한 후 SC-1(NH4OH/H2O2/H 2O)로 실시되거나, BOE(Buffer Oxide Etchant)로 세정한 후 SC-1로 순차적으로 실시될 수 있다. Referring to FIG. 1, a semiconductor substrate 10 cleaned by a pretreatment cleaning process is provided. The pretreatment cleaning process is performed with DHF (Diluted HF) followed by SC-1 (NH 4 OH / H 2 O 2 / H 2 O), or with BOE (Buffer Oxide Etchant) followed by SC-1 It can be carried out as.

그런 다음, 반도체 기판(10) 상에는 소정의 반도체 구조물층(미도시)이 형성된다. 여기서, 반도체 구조물층은 포토 다이오드, 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층, 절연층 및 배선들 중 적어도 어느 하나를 포함할 수 있다.Then, a predetermined semiconductor structure layer (not shown) is formed on the semiconductor substrate 10. The semiconductor structure layer may include at least one of a photodiode, a transistor, a memory cell, a capacitor, a junction layer, a conductive layer, an insulating layer, and wirings.

그런 다음, 반도체 구조물층에는 절연막(11)(이하, '제1 층간 절연막'이라 함)을 증착한다. 여기서, 제1 층간 절연막(11)은 SiO2 계열의 산화물로 이루어지거나, C, F, B, P 및 In 등의 불순물을 포함한 산화물로 이루어질 수 있다. 다시 말하면, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 SiO2막이거나, SiO2에 수소, 불소 또는 탄소 등이 결합된 산화막일 수 있다. 또한, 절연막(111)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다. Then, an insulating film 11 (hereinafter referred to as a 'first interlayer insulating film') is deposited on the semiconductor structure layer. Here, the first interlayer insulating layer 11 may be made of an oxide of SiO 2 series or an oxide containing impurities such as C, F, B, P, and In. In other words, Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), Un-doped Silicate Glass (USG), Fluorinated Silicate Glass (FSG), or SiO 2 film, or hydrogen, fluorine, or carbon bond to SiO 2 Oxide film. In addition, the insulating layer 111 may be formed of a single layer or a complex structure in which at least two layers are stacked.

그런 다음, 제1 층간 절연막(11)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다. Then, the first interlayer insulating layer 11 may be planarized through a planarization process. In this case, the planarization process is preferably performed by a chemical mechanical polishing (CMP) method.

그런 다음, 포토리소그래피(photolithography) 공정을 실시하여 제1 층간 절연막(11)을 패터닝하여 컨택홀(contact hole, 미도시)을 형성한다. 상기 컨택홀을 통해 상기 반도체 구조물층 중 어느 하나의 층의 상부면이 노출될 수 있다. 한편, 상기 컨택홀은 포토 다이오드와 중첩되지 않는 부위에 형성되도록 한다. 이는, 전술한 바와 같이 외부로부터 포토 다이오드로 입사되는 빛이 금속층에 의해 영향을 받지 않도록 하기 위함이다. Then, a photolithography process is performed to pattern the first interlayer insulating layer 11 to form a contact hole (not shown). An upper surface of any one of the semiconductor structure layers may be exposed through the contact hole. On the other hand, the contact hole is to be formed in a portion that does not overlap with the photodiode. This is to prevent the light incident on the photodiode from outside from being affected by the metal layer as described above.

그런 다음, 컨택홀을 포함하는 전체 구조 상부면의 단차를 따라 베리어막(12)(이하, '제1 베리어막이라 함)을 증착한다. 여기서, 제1 베리어막(barrier layer, 12)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성되거나, 이들이 적어도 2층으로 적층된 구조로 형성될 수 있다. 예컨대, 제1 베리어막(12)이 Ti/TiN막의 적층구조로 형성된 경우 Ti막은 접착층(glue layer)으로 기능하는데, 그 이유는 TiN막의 접착성이 낮아 하부 층과의 접착력이 감소하기 때문이다. 한편, 제1 베리어막(12)은 PVD(Physical Vapor Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착될 수 있다. Then, the barrier film 12 (hereinafter, referred to as a 'first barrier film) is deposited along the step of the upper surface of the entire structure including the contact hole. Here, the first barrier layer 12 may be formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi 2 , Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi 2 , or at least It may be formed in a structure laminated in two layers. For example, when the first barrier film 12 is formed in a stacked structure of a Ti / TiN film, the Ti film functions as a glue layer because the adhesion of the TiN film is low and the adhesion to the lower layer is reduced. Meanwhile, the first barrier layer 12 may be deposited by physical vapor deposition (PVD), chemical vapor deposition (CVD), or atomic layer deposition (ALD).

그런 다음, 제1 베리어막(12)이 형성된 전체 구조 상부에 금속층(13)(이하, '하부배선'이라 함)을 증착한다. 이때, 하부배선(13)은 컨택홀의 내부에 보이드(void)가 생성되지 않도록 증착하는 것이 바람직하다. 이러한 하부배선(13)은 CVD, PVD, ALD, 무전해 도금 또는 전기 도금법(electroplating)으로 증착할 수 있다. 그리고, 하부배선(13)은 도전성을 갖는 모든 금속물질 중 어느 하나일 수 있으며, 예컨대 Al, W, Cu 또는 Pt일 수 있다. Then, a metal layer 13 (hereinafter referred to as 'lower wiring') is deposited on the entire structure on which the first barrier film 12 is formed. At this time, the lower wiring 13 is preferably deposited so that voids are not generated in the contact hole. The lower wiring 13 may be deposited by CVD, PVD, ALD, electroless plating or electroplating. The lower wiring 13 may be any one of all metal materials having conductivity, and may be, for example, Al, W, Cu, or Pt.

한편, 하부배선(13) 증착 전에 컨택홀 내부에 시드층(미도시)을 PVD, CVD 또는 ALD 방식으로 증착하는데, 이 시드층은 구리 및 구리 합금막일 수 있으며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다. Meanwhile, before depositing the lower wiring 13, a seed layer (not shown) is deposited inside the contact hole by PVD, CVD, or ALD, and the seed layer may be a copper and a copper alloy layer, wherein the copper alloy layer is formed of Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn or Ag and the like.

도 2를 참조하면, CMP 공정을 실시하여 하부배선(13)이 형성된 전체 구조 상부를 평탄화한다. 이때, CMP 공정은 하부배선(13)에 디싱(dishing)이 발생되도록 실시한다. 이를 위해 CMP 공정은 하부배선(13)과 제1 층간 절연막(11) 간에 식각 선택비가 높도록 고선택비를 갖는 슬러리(slury)를 이용하는 한편, 소프트 패드(soft pad)를 사용한다. Referring to FIG. 2, a CMP process is performed to planarize an upper portion of the entire structure in which the lower wiring 13 is formed. At this time, the CMP process is performed so that dishing occurs in the lower wiring 13. To this end, the CMP process uses a slurry having a high selectivity so that the etching selectivity between the lower wiring 13 and the first interlayer insulating layer 11 is high, while using a soft pad.

도 3을 참조하면, 하부배선(13)이 리세스된 전체 구조 상부에 식각 정지층(14)(이하, '제1 식각 정지층'이라 함)을 증착한다. 이때, 제1 식각 정지층(14)은 비아홀(도 6의 '17'참조) 형성공정시 제1 금속층(13)이 손상되는 것을 방지하기 위하여 증착되며, 도전성 물질로 산화막과의 식각 선택비가 높은 질화막 계열의 물질로 형성할 수 있다. 예컨대, TaN, TaAlN, TaSiN, TiN, TiSiN, WN 및 WBN 중 어느 하나로 형성될 수 있다. 그리고, 이 들은 PVD, CVD 또는 ALD 방식으로 증착될 수 있다. Referring to FIG. 3, an etch stop layer 14 (hereinafter, referred to as a “first etch stop layer”) is deposited on the entire structure of the lower wiring 13 recessed. In this case, the first etch stop layer 14 is deposited to prevent damage to the first metal layer 13 during the via hole (see '17' in FIG. 6) forming process, and has a high etching selectivity with respect to the oxide layer as a conductive material. It may be formed of a nitride film-based material. For example, it may be formed of any one of TaN, TaAlN, TaSiN, TiN, TiSiN, WN, and WBN. And they can be deposited by PVD, CVD or ALD method.

도 4를 참조하면, CMP 공정을 실시하여 제1 층간 절연막(11) 상부에 증착된 제1 식각 정지층(14)을 제거한다. 이로써, 제1 식각 정지층(14)은 도 2에서 리세스된 제1 금속층(13) 상부에만 잔류된다. 즉, 제1 식각 정지층(14)은 리세스된 부위를 채우게 된다. Referring to FIG. 4, a CMP process is performed to remove the first etch stop layer 14 deposited on the first interlayer insulating layer 11. As a result, the first etch stop layer 14 remains only on the first metal layer 13 recessed in FIG. 2. That is, the first etch stop layer 14 fills the recessed portion.

도 5를 참조하면, 제1 식각 정지층(14)이 형성된 전체 구조 상부에 절연막(15)(이하, '제2 층간 절연막'이라 함)을 증착한다. 이때, 제2 층간 절연막(15)은 제1 층간 절연막(11)과 동일한 물질을 이용하여 단층 또는 적층 구조로 형성할 수도 있다. Referring to FIG. 5, an insulating film 15 (hereinafter referred to as a “second interlayer insulating film”) is deposited on the entire structure where the first etch stop layer 14 is formed. In this case, the second interlayer insulating layer 15 may be formed in a single layer or a laminated structure using the same material as the first interlayer insulating layer 11.

그런 다음, CMP 공정을 이용한 평탄화 공정을 실시하여 제2 층간 절연막(15)을 평탄화할 수 있다. Thereafter, the planarization process using the CMP process may be performed to planarize the second interlayer insulating layer 15.

이하, 도 6 및 도 7을 참조하여 듀얼 다마신 공정을 선(先)비아 방식으로 실시하여 비아홀(16) 및 트렌치(17)를 형성하기로 한다. 여기서는 설명의 편의를 위해 선비아 방식으로 설명되어 있으나, 이는 일례로서 후(後)비아 방식도 적용 가능하다. Hereinafter, with reference to FIGS. 6 and 7, the dual damascene process is performed in a pre-via manner to form the via holes 16 and the trenches 17. For convenience of explanation, it is described here with a sun via method, but this may be applied as a post via method as an example.

도 6을 참조하면, 제2 층간 절연막(15) 상에 포토레지스트막을 도포한 후 비 아홀 패턴형 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. Referring to FIG. 6, after the photoresist film is coated on the second interlayer insulating layer 15, a photoresist pattern (not shown) is formed by performing exposure and development processes using a via hole pattern photo mask.

그런 다음, 상기 포토레지스트 패턴을 식각 마스클 이용한 식각공정을 실시하여 제2 층간 절연막(15) 및 제1 식각 정지층(14)을 패터닝한다. 이로써, 하부배선(13)의 일부가 노출되는 비아홀(16)이 형성된다. Thereafter, an etching process using the photoresist pattern as an etch mask is performed to pattern the second interlayer insulating layer 15 and the first etch stop layer 14. As a result, a via hole 16 through which a portion of the lower wiring 13 is exposed is formed.

도 7을 참조하면, 도 6에서 식각 마스크로 사용된 포토레지스트 패턴을 스트립 공정으로 제거한다. Referring to FIG. 7, the photoresist pattern used as an etching mask in FIG. 6 is removed by a strip process.

그런 다음, 제2 층간 절연막(15) 상에 포토레지스트막을 도포한 후 트렌치 패턴형 포토 마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. Thereafter, a photoresist film is coated on the second interlayer insulating film 15, and then a photoresist pattern (not shown) is formed by performing exposure and development processes using a trench pattern photo mask.

그런 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 비아홀(16)의 폭보다 더 넓은 폭을 갖도록 제2 층간 절연막(15)을 패터닝한다. 이로써, 제2 층간 절연막(15)의 상측부에 비아홀(16)보다 폭이 넓은 트렌치(17)이 형성된다. Thereafter, an etching process using the photoresist pattern as an etching mask is performed to pattern the second interlayer insulating layer 15 to have a width wider than that of the via hole 16. As a result, a trench 17 wider than the via hole 16 is formed in the upper portion of the second interlayer insulating layer 15.

한편, 도 7에서 제2 층간 절연막(15) 사이에는 별도의 식각 정지층이 개재되어 있지 않기 때문에 트렌치(17)를 형성하기 위한 식각공정시 식각 제어가 어렵다. 따라서, 본 발명에서는 식각공정시 미리 에칭타임(etching time)을 설정하여 식각공정을 실시한다. 즉, 상기 식각공정시 제2 층간 절연막(15)의 식각율을 에칭타임으로 제어한다. Meanwhile, in FIG. 7, since there is no separate etch stop layer between the second interlayer insulating layers 15, etching control during the etching process for forming the trench 17 is difficult. Therefore, in the present invention, the etching process is performed by setting an etching time in advance during the etching process. That is, during the etching process, the etching rate of the second interlayer insulating layer 15 is controlled by the etching time.

그런 다음, 트렌치(17)를 형성하기 위한 식각공정시 사용된 상기 포토레지스 트 패턴은 스트립 공정을 실시하여 제거한다. Then, the photoresist pattern used in the etching process for forming the trench 17 is removed by performing a strip process.

도 8을 참조하면, 비아홀(16) 및 트렌치(17)을 포함하는 전체 구조 상부면의 단차를 따라 베리어막(18)(이하, '제2 베리어막'이라 함)을 증착한다. 여기서, 제 2 베리어막(18)은 제1 베리어막(14)과 동일한 물질을 이용하여 단층 또는 적층 구조로 형성할 수 있다. Referring to FIG. 8, a barrier film 18 (hereinafter referred to as a “second barrier film”) is deposited along a step of an upper surface of the entire structure including the via hole 16 and the trench 17. Here, the second barrier film 18 may be formed in a single layer or a laminated structure using the same material as the first barrier film 14.

그런 다음, 제2 베리어막(18)이 형성된 전체 구조 상부에 금속층(19)(이하, '상부배선'이라 함)을 증착한다. 이때, 상부배선(19)은 비아홀(16) 및 트렌치(17)이 내부에 보이드가 생성되지 않도록 증착하는 것이 바람직하다. 이러한 상부배선(19)은 CVD, PVD, ALD, 무전해 도금 또는 전기 도금법으로 증착할 수 있으며, 하부배선(13)과 동일한 물질로 형성될 수 있다. 그 외에, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co 중 어느 하나로 형성될 수 있다. Then, a metal layer 19 (hereinafter referred to as 'upper wiring') is deposited on the entire structure on which the second barrier film 18 is formed. At this time, the upper wiring 19 is preferably deposited so that the via hole 16 and the trench 17 do not generate voids therein. The upper wiring 19 may be deposited by CVD, PVD, ALD, electroless plating or electroplating, and may be formed of the same material as the lower wiring 13. In addition, it may be formed of any one of Pt (Platinum), Pd (Palladium), Ru (Rubidium), St (Strontium), Rh (Rhadium) and Co.

한편, 상부배선(19) 증착 전에 컨택홀 내부에 시드층(미도시)을 PVD, CVD 또는 ALD 방식으로 증착하는데, 이 시드층은 구리 및 구리 합금막일 수 있으며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다. Meanwhile, before depositing the upper wiring 19, a seed layer (not shown) is deposited inside the contact hole by PVD, CVD, or ALD, and the seed layer may be a copper and a copper alloy layer, wherein the copper alloy layer is formed of Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn or Ag and the like.

그런 다음, 도 2 및 도 3을 통해 설명한 바와 같이 제1 식각 정지층(14) 형성방법과 동일한 방법을 상부배선(19)의 상부에 식각 정지층(20)(이하, '제2 식각 정지층'이라 함)을 형성한다. Then, as described with reference to FIGS. 2 and 3, the same method as the method of forming the first etch stop layer 14 is performed on the etch stop layer 20 (hereinafter, referred to as a second etch stop layer on the upper wiring 19). ').

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 외부로부터 포토 다이오드(photo diode)로 빛이 입사되는 경로(즉, 금속배선이 형성되지 않는 부위)에 식각 정지층을 형성하지 않고, 금속배선 상부에만 식각 정지층을 형성함으로써 마이크로 렌즈(micro lens)로부터 투과되는 빛이 식각 정지층에 의한 영향을 받지 않고 포토 다이오드에 안정적으로 전달되어 시모스 이미지 센서의 광특성을 증가시킬 수 있다. As described above, according to the present invention, an etch stop layer is not formed on a path through which light is incident from the outside (that is, a portion where no metal wiring is formed), and is etched only on the upper portion of the metal wiring. By forming the stop layer, light transmitted from the micro lens may be stably transmitted to the photodiode without being affected by the etch stop layer, thereby increasing optical characteristics of the CMOS image sensor.

Claims (3)

(a) 컨택홀이 형성된 반도체 기판이 제공되는 단계;(a) providing a semiconductor substrate having contact holes formed thereon; (b) 상기 컨택홀이 매립되도록 하부배선을 증착하는 단계; (b) depositing a lower wiring such that the contact hole is buried; (c) 제1 평탄화 공정을 실시하여 상기 하부배선을 평탄화하되, 상기 하부배선에 디싱부가 발생되도록 하는 단계;(c) performing a first planarization process to planarize the lower interconnection, wherein a dishing unit is generated in the lower interconnection; (d) 상기 하부배선을 포함하는 전체 구조 상부에 식각 정지층을 형성하는 단계;(d) forming an etch stop layer on the entire structure including the lower interconnection; (e) 제2 평탄화 공정을 실시하여 상기 식각 정지층을 평탄화하고, 이를 통해 평탄화된 상기 식각 정지층이 상기 하부배선의 디싱부에 매립되는 단계; (e) performing a second planarization process to planarize the etch stop layer, whereby the planarized etch stop layer is embedded in the dishing portion of the lower interconnection; (f) 상기 식각 정지층을 포함하는 전체 구조 상부에 절연막을 증착하는 단계;(f) depositing an insulating film over the entire structure including the etch stop layer; (g) 상기 절연막을 패터닝하여 상기 하부배선의 일부가 노출되도록 비아홀 및 트렌치를 형성하는 단계; 및patterning the insulating layer to form a via hole and a trench to expose a portion of the lower interconnection; And (h) 상기 비아홀 및 상기 트렌치가 매립되도록 상부배선을 형성하는 단계를 포함하는 시모스 이미지 센서의 금속배선 형성방법. (h) forming an upper wiring so that the via hole and the trench are buried. 제 1 항에 있어서, The method of claim 1, 상기 제1 및 제2 평탄화 공정은 CMP 공정으로 실시되는 시모스 이미지 센서의 금속배선 형성방법.Wherein the first and second planarization processes are performed in a CMP process. 제 1 항에 있어서, The method of claim 1, 상기 식각 정지층은 TaN, TaAlN, TaSiN, TiN, TiSiN, WN 및 WBN 중 어느 하나의 물질로 형성된 이미지 센서의 금속배선 형성방법.The etching stop layer is a metal wiring forming method of the image sensor formed of any one material of TaN, TaAlN, TaSiN, TiN, TiSiN, WN and WBN.
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