KR20060005643A - Method of forming a metal line in a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 은 소정의 구조가 형성된 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와, 상기 노출된 반도체 기판 상부에 금속 촉매막을 형성하는 단계와, 열처리 공정을 실시하여 상기 금속 촉매막으로부터 탄소 나노튜브가 성장되도록 하는 단계와, 전체 구조 상부에 제 2 절연막을 형성한 후 상기 금속 촉매막의 표면이 노출되도록 연마하는 단계와, 전체 구조 상부에 제 3 절연막을 형성한 후 상기 제 3 절연막의 소정 영역을 식각하여 상기 금속 촉매막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상부에 금속층을 형성하여 금속 배선을 형성하는 단계를 포함하여 소자의 미세화에 따라 발생될 수 있는 전류 밀도 확보를 용이하게 할 수 있다는 반도체 소자의 금속 배선 형성 방법이 제시된다.
The present invention relates to a method for forming a metal wiring of a semiconductor device, wherein the first insulating film is formed on a semiconductor substrate on which a predetermined structure is formed, and then a predetermined region of the first insulating film is etched to expose a predetermined region of the semiconductor substrate. Forming a metal catalyst film on the exposed semiconductor substrate, performing a heat treatment process to grow carbon nanotubes from the metal catalyst film, and forming a second insulating film on the entire structure. Polishing a surface of the metal catalyst film to expose the surface; forming a trench to expose the metal catalyst film by etching a predetermined region of the third insulating film after forming a third insulating film over the entire structure; and including the trench. Forming a metal layer on the entire structure to form a metal wiring; According to the present invention, a method for forming metal wirings in a semiconductor device, which can easily secure a current density that can be generated, is proposed.

금속 배선, 탄소 난노튜브, 전류 밀도Metal wiring, carbon nanotubes, current density

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal line in a semiconductor device} Method of forming a metal line in a semiconductor device             

도 1(a) 및 도 1(b)는 종래의 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown in order to explain a metal wiring formation method of a conventional semiconductor device.

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
2 (a) to 2 (d) are cross-sectional views of devices sequentially shown in order to explain a method for forming metal wirings of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21 : 반도체 기판 22 : 제 1 절연막21 semiconductor substrate 22 first insulating film

23 : 금속 촉매막 24 : 탄소 나노튜브23: metal catalyst membrane 24: carbon nanotubes

25 : 제 2 절연막 26 : 제 3 절연막25: second insulating film 26: third insulating film

27 : 금속층
27: metal layer

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 탄소 나노튜브(carbon nanotube)를 이용하여 금속 배선을 형성함으로써 점차 미세화되어가는 반도체 소자의 특성을 안정적으로 구현할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, and in particular, to form a metal wiring using carbon nanotubes (carbon nanotube) to form a metal wiring of a semiconductor device capable of stably realizing the characteristics of a semiconductor device that is gradually miniaturized It is about a method.

반도체 소자의 고집적화로 인해 소자의 세부적인 회로 구성을 위한 다양한 패턴의 크기는 서브마이크론(submicron) 이하로 빠르게 진행되고 있으며, 미세화됨에 따라 기존의 각종 공정들의 어려움이 점차 가중되고 있다. 특히 반도체 소자의 금속 배선 형성시 패턴의 크기가 미세해지면서 금속 배선에서 어느 정도의 전류 밀도가 유지되어야만 소자가 정상적인 성능을 발휘하지만, 기존과 동일한 금속을 사용하여 금속 배선 형성시 그 한계를 뚜렷이 드러낸다.Due to the high integration of semiconductor devices, the size of various patterns for the detailed circuit configuration of the device is rapidly progressing to submicron or less, and as the miniaturization becomes smaller, the difficulty of various conventional processes is gradually increasing. Particularly, when a metal wire is formed in a semiconductor device, the size of the pattern becomes fine and a certain current density must be maintained in the metal wire, so that the device exhibits normal performance. However, when the metal wire is formed using the same metal, the limitation is clearly revealed. .

도 1(a) 및 도 1(b)는 종래의 다마신 공정을 이용한 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.1 (a) and 1 (b) are cross-sectional views of a device for explaining a metal wiring formation method of a semiconductor device using a conventional damascene process.

도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 제 1 절연막(12)이 형성되고, 그 상부에 식각 방지막(13) 및 제 2 절연막(14)이 형성된다. 여기서, 제 1 및 제 2 절연막(12 및 14)은 예를들어 산화막으로 형성되고, 식각 방지막(13)은 예를들어 질화막으로 형성된다. 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 절연막(14), 식각 방지막(13) 및 제 1 절연막(12)의 소정 영역을 순차적으로 식각하여 반도체 기판(11)의 소정 영역을 노출시키는 비아홀을 형성한다. 그리고, 트렌치 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 절연막(14)의 소정 영역을 식각하여 비아홀의 폭보다 넓은 트렌치를 형성한다. 이에 의해 비아홀 및 트렌치로 구성된 듀얼 다마신 패턴이 형성된다.Referring to FIG. 1A, a first insulating layer 12 is formed on a semiconductor substrate 11 having a predetermined structure, and an etch stop layer 13 and a second insulating layer 14 are formed thereon. Here, the first and second insulating films 12 and 14 are formed of, for example, oxide films, and the etch stop layer 13 is formed of, for example, nitride films. Via holes for exposing predetermined regions of the semiconductor substrate 11 by sequentially etching the predetermined regions of the second insulating layer 14, the etch preventing layer 13, and the first insulating layer 12 are performed by a lithography process and an etching process using a contact mask. Form. A predetermined region of the second insulating layer 14 is etched by a lithography process and an etching process using a trench mask to form a trench wider than the width of the via hole. This forms a dual damascene pattern composed of via holes and trenches.

도 1(b)를 참조하면, 듀얼 다마신 패턴을 포함한 전체 구조 상부에 금속층(15)을 형성하여 금속 배선을 형성한다.
Referring to FIG. 1B, a metal layer 15 is formed on an entire structure including a dual damascene pattern to form a metal wiring.

상기와 같은 금속 배선 형성 방법을 점차 서브마이크론 이하로 고집적화되는 반도체 소자의 제조 공정에 적용할 경우 전류 밀도의 유지가 어려워 정상적인 소자의 성능을 얻을 수 없으며, 배선의 폭이 감소함에 따라 열공정시 문제를 유발할 가능성이 크다. 한편, 금속 배선에 주로 사용되는 금속층은 텅스텐(W), 알루미늄(Al), 구리(Cu)등의 금속으로서 이들을 이용한 미세 패턴의 금속 배선시 소자 동작을 위한 충분한 전류 밀도를 확보하는데는 그 어려움이 예상된다.
When the above metal wiring forming method is applied to the manufacturing process of semiconductor devices which are gradually integrated to submicron or less, it is difficult to maintain current density, and thus, normal device performance cannot be obtained. It is likely to cause. On the other hand, the metal layer mainly used for metal wiring is a metal such as tungsten (W), aluminum (Al), copper (Cu), etc., and it is difficult to secure sufficient current density for device operation when wiring metal with a fine pattern using them. It is expected.

본 발명의 목적은 서브마이크론 이하로 미세화되는 반도체 소자에서 상기와 같은 문제를 해결할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a metal wiring of a semiconductor device that can solve the above problems in a semiconductor device that is miniaturized to submicron or less.

본 발명의 다른 목적은 금속층 형성시 기존 금속 물질을 대체하여 비아홀 영역에 탄소 나노튜브를 형성하여 금속 배선으로 응용함으로써 서브마이크론 이하로 고미세화된 반도체 소자의 정상적인 동작을 확보하기 위한 반도체 소자의 금속 배 선 형성 방법을 제공하는데 있다.
Another object of the present invention is to replace the existing metal material when forming the metal layer to form a carbon nanotube in the via hole region and to apply the metal wiring to the metal structure of the semiconductor device to secure the normal operation of the semiconductor device highly sub-micron It is to provide a line forming method.

본 발명의 일 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와, 상기 노출된 반도체 기판 상부에 금속 촉매막을 형성하는 단계와, 열처리 공정을 실시하여 상기 금속 촉매막으로부터 탄소 나노튜브가 성장되도록 하는 단계와, 전체 구조 상부에 제 2 절연막을 형성한 후 상기 금속 촉매막의 표면이 노출되도록 연마하는 단계와, 전체 구조 상부에 제 3 절연막을 형성한 후 상기 제 3 절연막의 소정 영역을 식각하여 상기 금속 촉매막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상부에 금속층을 형성하여 금속 배선을 형성하는 단계를 포함한다.In the method of forming a metal wire of a semiconductor device according to an embodiment of the present invention, after forming a first insulating film on a semiconductor substrate having a predetermined structure, the predetermined region of the first insulating film is etched to expose a predetermined region of the semiconductor substrate. And forming a metal catalyst film on the exposed semiconductor substrate, performing a heat treatment process to grow carbon nanotubes from the metal catalyst film, and forming a second insulating film on the entire structure. Polishing the exposed surface of the metal catalyst film, forming a third insulating film over the entire structure, and etching a predetermined region of the third insulating film to form a trench to expose the metal catalyst film; And forming a metal layer on the entire structure including the metal wiring.

본 발명의 다른 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 구조가 형성된 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계와, 상기 노출된 반도체 기판 상부에 금속 촉매막을 형성하는 단계와, 열처리 공정을 실시하여 상기 금속 촉매막으로부터 탄소 나노튜브가 성장되도록 하는 단계와, 전체 구조 상부에 제 2 절연막을 형성한 후 상기 제 2 절연막의 소정 영역을 식각하여 상기 금속 촉매막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상부에 금속층을 형성하여 금속 배선을 형성하는 단계를 포함한다.According to another exemplary embodiment of the present disclosure, a method of forming metal wires in a semiconductor device may include forming a first insulating layer on a semiconductor substrate on which a predetermined structure is formed, and then etching a predetermined region of the first insulating layer to expose a predetermined region of the semiconductor substrate. And forming a metal catalyst film on the exposed semiconductor substrate, performing a heat treatment process to grow carbon nanotubes from the metal catalyst film, and forming a second insulating film on the entire structure. Etching a predetermined region of the second insulating film to form a trench to expose the metal catalyst film; and forming a metal layer on the entire structure including the trench to form a metal wiring.

상기 금속 촉매막은 니켈(Ni), 코발트(Co), 철(Fe) 및 이들의 합금중 어느 하나를 이용하여 형성한다.The metal catalyst film is formed using any one of nickel (Ni), cobalt (Co), iron (Fe), and alloys thereof.

상기 열처리 공정은 700 내지 900℃의 온도를 유지하는 열화학기상증착 장치를 이용하여 실시한다.The heat treatment step is carried out using a thermochemical vapor deposition apparatus maintaining a temperature of 700 to 900 ℃.

상기 열처리 공정은 탄화수소 가스를 포함한 운반 가스를 유입시켜 실시한다.
The heat treatment step is carried out by introducing a carrier gas containing a hydrocarbon gas.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown to explain a method for forming metal wirings of a semiconductor device according to the present invention.

도 2(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(21) 상부에 제 1 절연막(22)을 형성하고, 제 1 절연막(22)의 소정 영역을 식각하여 반도체 기판(21)의 소정 영역을 노출시킨다. 노출된 반도체 기판(21) 상부에 금속 촉매막(23)을 형성한다. 금속 촉매막(23)은 탄소 나노튜브의 수직 성장을 위한 것으로, 니켈(Ni), 코발트(Co), 철(Fe)등을 이용하거나 이들의 합금을 이용하여 형성한다.Referring to FIG. 2A, a first insulating film 22 is formed on a semiconductor substrate 21 on which a predetermined structure is formed, and a predetermined region of the first insulating film 22 is etched to form a predetermined portion of the semiconductor substrate 21. Expose the area. The metal catalyst film 23 is formed on the exposed semiconductor substrate 21. The metal catalyst film 23 is for vertical growth of carbon nanotubes, and is formed using nickel (Ni), cobalt (Co), iron (Fe), or an alloy thereof.

도 2(b)를 참조하면, 금속 촉매막(23)이 형성된 반도체 기판(21)을 700∼900℃의 온도를 유지하는 열화학기상증착 장치안에 로딩한 후 탄화수소 가스를 포함한 운반 가스를 유입시켜 열처리 공정을 실시한다. 이렇게 하면 반도체 기판(21) 상부 에 형성된 금속 촉매막(23)에서 탄소 나노튜브(24)가 성장되게 된다.Referring to FIG. 2 (b), the semiconductor substrate 21 on which the metal catalyst film 23 is formed is loaded into a thermochemical vapor deposition apparatus maintaining a temperature of 700 to 900 ° C., and then a carrier gas containing hydrocarbon gas is introduced thereinto to heat treatment. Carry out the process. In this way, the carbon nanotubes 24 are grown on the metal catalyst film 23 formed on the semiconductor substrate 21.

도 2(c)를 참조하면, 탄소 나노튜브(24)가 소정 높이 이상으로 성장하면 전체 구조 상부에 제 2 절연막(25)을 형성한 후 제 2 절연막(25)을 연마하여 탄소 나노튜브(24)의 표면이 노출되도록 한다. 이 공정은 이후 금속막을 증착할 때 탄소 나노튜브(24)와 금속막이 접촉되도록 한다.Referring to FIG. 2C, when the carbon nanotubes 24 grow to a predetermined height or more, the second insulating film 25 is formed on the entire structure, and the second insulating film 25 is polished to form the carbon nanotubes 24. ) Surface. This process allows the carbon nanotubes 24 to contact the metal film when the metal film is subsequently deposited.

도 2(d)를 참조하면, 전체 구조 상부에 제 3 절연막(26)을 형성한 후 제 3 절연막(26)을 식각하여 트렌치를 형성한다. 이때, 트렌치는 탄소 나노튜브(24)가 노출되도록 탄소 나노튜브(24)의 폭보다 크게 형성한다. 그리고, 트렌치 및 탄소 나노튜브(24)와 접촉되도록 금속층(27)을 형성하여 금속 배선을 형성한다. 금속층(27)으로는 텅스텐, 알루미늄, 구리등을 이용한다.
Referring to FIG. 2D, after forming the third insulating layer 26 over the entire structure, the third insulating layer 26 is etched to form trenches. At this time, the trench is formed larger than the width of the carbon nanotubes 24 so that the carbon nanotubes 24 are exposed. Then, the metal layer 27 is formed to contact the trench and the carbon nanotubes 24 to form metal wirings. Tungsten, aluminum, copper, or the like is used as the metal layer 27.

본 발명의 다른 실시 예로서, 탄소 나노튜브를 형성한 후 전체 구조 상부에 형성하는 절연막을 상기 실시 예보다 두껍게 형성하고, 이를 연마하지 않고 절연막의 소정 영역에 트렌치를 형성할 수도 있다. 이때, 절연막은 바람직하게는 상기 제 2 및 제 3 절연막을 합한 두께로 형성한다.
As another embodiment of the present invention, after forming the carbon nanotubes, an insulating film formed on the entire structure may be formed thicker than the above embodiment, and a trench may be formed in a predetermined region of the insulating film without polishing it. At this time, the insulating film is preferably formed to the thickness of the second and third insulating film combined.

상술한 바와 같이 본 발명에 의하면 기존의 금속을 대체하여 탄소 나노튜브와 금속층을 이용하여 금속 배선을 형성함으로써 소자의 미세화에 따라 발생될 수 있는 전류 밀도 확보를 용이하게 할 수 있다. 또한, 비아홀을 형성하기 위한 식각 깊이가 줄어들어 공정을 용이하게 하며, 탄소 나노튜브의 수직 성장을 이용하여 좁은 부분에 배선을 형성할 수 있다. 그리고, 부분적인 트렌치 영역을 금속으로 증착 매립함으로써 금속 배선을 안정적으로 형성하여 점차 미세화되어가는 반도체 소자의 특성을 정상적으로 구현할 수 있다.As described above, according to the present invention, by forming a metal wiring using carbon nanotubes and a metal layer in place of the existing metal, it is possible to easily secure a current density that may be generated due to the miniaturization of the device. In addition, the etching depth for forming the via hole is reduced to facilitate the process, and the wiring may be formed in a narrow portion by using the vertical growth of the carbon nanotubes. In addition, by depositing and filling a partial trench region with metal, it is possible to stably form a metal wiring, thereby realizing the characteristics of a semiconductor device which is gradually miniaturized.

Claims (5)

소정의 구조가 형성된 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계;Forming a first insulating film on the semiconductor substrate having a predetermined structure and then etching a predetermined region of the first insulating film to expose a predetermined region of the semiconductor substrate; 상기 노출된 반도체 기판 상부에 금속 촉매막을 형성하는 단계;Forming a metal catalyst film on the exposed semiconductor substrate; 열처리 공정을 실시하여 상기 금속 촉매막으로부터 탄소 나노튜브가 성장되도록 하는 단계;Performing a heat treatment process to grow carbon nanotubes from the metal catalyst film; 전체 구조 상부에 제 2 절연막을 형성한 후 상기 금속 촉매막의 표면이 노출되도록 연마하는 단계;Forming a second insulating film on the entire structure and then polishing the surface of the metal catalyst film to be exposed; 전체 구조 상부에 제 3 절연막을 형성한 후 상기 제 3 절연막의 소정 영역을 식각하여 상기 금속 촉매막을 노출시키는 트렌치를 형성하는 단계; 및Forming a trench for exposing the metal catalyst film by etching a predetermined region of the third insulating film after forming a third insulating film over the entire structure; And 상기 트렌치를 포함한 전체 구조 상부에 금속층을 형성하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Forming a metal layer on the entire structure including the trench to form a metal wiring. 소정의 구조가 형성된 반도체 기판 상부에 제 1 절연막을 형성한 후 상기 제 1 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계;Forming a first insulating film on the semiconductor substrate having a predetermined structure and then etching a predetermined region of the first insulating film to expose a predetermined region of the semiconductor substrate; 상기 노출된 반도체 기판 상부에 금속 촉매막을 형성하는 단계;Forming a metal catalyst film on the exposed semiconductor substrate; 열처리 공정을 실시하여 상기 금속 촉매막으로부터 탄소 나노튜브가 성장되도록 하는 단계;Performing a heat treatment process to grow carbon nanotubes from the metal catalyst film; 전체 구조 상부에 제 2 절연막을 형성한 후 상기 제 2 절연막의 소정 영역을 식각하여 상기 금속 촉매막을 노출시키는 트렌치를 형성하는 단계; 및Forming a trench for exposing the metal catalyst film by etching a predetermined region of the second insulating film after forming a second insulating film over the entire structure; And 상기 트렌치를 포함한 전체 구조 상부에 금속층을 형성하여 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.Forming a metal layer on the entire structure including the trench to form a metal wiring. 제 1 항 또는 제 2 항에 있어서, 상기 금속 촉매막은 니켈(Ni), 코발트(Co), 철(Fe) 및 이들의 합금중 어느 하나를 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the metal catalyst film is formed using any one of nickel (Ni), cobalt (Co), iron (Fe), and alloys thereof. 제 1 항 또는 제 2 항에 있어서, 상기 열처리 공정은 700 내지 900℃의 온도를 유지하는 열화학기상증착 장치를 이용하여 실시하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the heat treatment step is performed using a thermochemical vapor deposition apparatus maintaining a temperature of 700 to 900 ° C. 4. 제 1 항 또는 제 2 항에 있어서, 상기 열처리 공정은 탄화수소 가스를 포함한 운반 가스를 유입시켜 실시하는 반도체 소자의 금속 배선 형성 방법.The method for forming a metal wiring of a semiconductor device according to claim 1 or 2, wherein the heat treatment step is performed by introducing a carrier gas containing a hydrocarbon gas.
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