KR20060004237A - Single input level shifting circuit - Google Patents

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KR20060004237A
KR20060004237A KR1020040053281A KR20040053281A KR20060004237A KR 20060004237 A KR20060004237 A KR 20060004237A KR 1020040053281 A KR1020040053281 A KR 1020040053281A KR 20040053281 A KR20040053281 A KR 20040053281A KR 20060004237 A KR20060004237 A KR 20060004237A
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Abstract

레벨을 쉬프팅하기 위해, 풀다운부는 입력 신호를 받아 출력 신호를 풀다운 시키고, 제1 트랜지스터는 상기 입력 신호를 완충하여 풀업부로 제공하고, 풀업 구동부는 상기 출력 신호에 응답하여 제어 신호를 상기 출업부로 제공하며, 상기 풀업부는 상기 완충된 입력 신호와 상기 제어 신호에 응답하여 상기 출력 신호를 풀업시킨다. In order to shift the level, the pull-down unit receives an input signal and pulls down the output signal, the first transistor buffers the input signal and provides it to the pull-up unit, and the pull-up driver provides a control signal to the start-up unit in response to the output signal. The pull-up unit pulls up the output signal in response to the buffered input signal and the control signal.

레벨 쉬프터, 문턱 전압      Level shifter, threshold voltage

Description

한 개의 입력을 갖는 레벨 쉬프터 회로 {SINGLE INPUT LEVEL SHIFTING CIRCUIT}Level Shifter Circuit with One Input {SINGLE INPUT LEVEL SHIFTING CIRCUIT}

도 1은 종래의 레벨 쉬프터 회로도이다.1 is a conventional level shifter circuit diagram.

도 2는 본 발명의 바람직한 제 1 실시예에 따른 레벨 쉬프터 회로도이다.2 is a level shifter circuit diagram according to a first preferred embodiment of the present invention.

도 3은 본 발명의 바람직한 제 2 실시예에 따른 레벨 쉬프터 회로도이다.3 is a level shifter circuit diagram according to a second preferred embodiment of the present invention.

도 4는 본 발명의 바람직한 제 3 실시예에 따른 레벨 쉬프터 회로도이다4 is a level shifter circuit diagram according to a third preferred embodiment of the present invention.

도 5는 도1과 도 3의 레벨 쉬프터 회로의 입,출력 파형도이다.
5 is an input and output waveform diagram of the level shifter circuit of FIGS. 1 and 3.

본 발명은 레벨 쉬프터 회로에 관한 것이다. The present invention relates to a level shifter circuit.

레벨 쉬프터 회로는 제1 레벨을 가지는 입력 신호를 이용하여 제2 레벨을 가지는 출력 신호를 발생시키는 장치를 의미한다. The level shifter circuit refers to an apparatus for generating an output signal having a second level by using an input signal having a first level.

도 1은 종래의 레벨 쉬프터 회로도이다.1 is a conventional level shifter circuit diagram.

도 1을 참조하면, 종래의 레벨 쉬프터 회로는 레벨 쉬프팅 동작을 위해서는 입력 신호와 반전된 입력 신호를 필요로 한다. 따라서 항상 레벨 쉬프터 회로에는 반전된 입력 신호를 생성하기 위한 인버터가 필요하므로 NMOS (MN10), PMOS (MP10) 각각 1개가 추가적으로 필요하다. Referring to FIG. 1, a conventional level shifter circuit requires an input signal and an inverted input signal for a level shifting operation. Therefore, the level shifter circuit always requires an inverter for generating an inverted input signal, and thus an additional NMOS (MN10) and PMOS (MP10) are required.

면적을 적게 차지하는 레벨 쉬프터 회로를 구현하기 위해서는 반전된 입력 신호를 사용하지 않는 레벨 쉬프터 회로가 요구된다. 그리고, 일반적으로 제 1 NMOS 트랜지스터(first NMOS transistor : MN12)와 제 2 NMOS 트랜지스터(second NMOS transistor : MN14)는 높은 문턱 전압을 가지는 두꺼운 게이트 절연층을 가진다. To implement a level shifter circuit that occupies a small area requires a level shifter circuit that does not use an inverted input signal. In general, the first NMOS transistor MN12 and the second NMOS transistor MN14 have a thick gate insulating layer having a high threshold voltage.

최근 반도체 공정에서, I/O 전압(VDD2)은 3.3V로 유지되고 있는 반면에 셀 전압(VDD1)은 1.2V 이하로 낮아지고 있다. 또한 셀 전압이 점점 낮아지는 초미세 공정(Ultra Deep Submicron Meter : UDSM)로 갈수록 상기 셀 전압이 상기 문턱 전압들에 비슷한 수준으로 낮아질 수 있다. 그 결과, 하이(로우) 로직을 가지는 입력 신호가 인가된 경우, 상기 제 1 NMOS 트랜지스터(제 2 NMOS 트랜지스터)가 턴-온(turn-on)되지 않을 수도 있다. 그러므로, 셀 전압에 따라 낮아지는 문턱 전압을 가지는 얇은 게이트 절연층을 가지는 상기 제 1 NMOS 트랜지스터(제 2NMOS 트랜지스터)의 사용이 요구된다. In the recent semiconductor process, the I / O voltage VDD2 is maintained at 3.3V while the cell voltage VDD1 is lowered to 1.2V or less. In addition, the cell voltage may be lowered to a level similar to the threshold voltages as the ultra deep process (UDSM) in which the cell voltage gradually decreases. As a result, when an input signal having a high (low) logic is applied, the first NMOS transistor (second NMOS transistor) may not be turned on. Therefore, the use of the first NMOS transistor (second NMOS transistor) having a thin gate insulating layer having a threshold voltage lowered according to the cell voltage is required.

그러나, 상기 레벨 쉬프터 회로는 얇은 게이트 절연층을 가지는 NMOS 트랜지스터를 사용할 수 없다. 왜냐하면, 얇은 게이트 절연층을 가지는 상기 NMOS 트랜지스터를 사용하기 위해서는 상기 NMOS 트랜지스터의 각 단들의 전압차가 소정의 범위(대략적으로 셀 전압 이하의 전압)에 있어야 함에도 불구하고, 상기 레벨 쉬프터 회로의 상기 제 1 NMOS 트랜지스터(상기 제 2 NMOS 트랜지스터)의 소스단과 드레인 단 사이의 전압차가 상기 셀 전압을 초과하는 I/O 전압을 가지기 때문이다. However, the level shifter circuit cannot use an NMOS transistor having a thin gate insulating layer. Because, in order to use the NMOS transistor having a thin gate insulating layer, although the voltage difference between the stages of the NMOS transistor must be within a predetermined range (approximately a voltage below the cell voltage), the first shift of the level shifter circuit This is because the voltage difference between the source terminal and the drain terminal of the NMOS transistor (the second NMOS transistor) has an I / O voltage exceeding the cell voltage.

따라서, 얇은 게이트 절연층을 가지는 NMOS 트랜지스터를 사용할 수 있고, 반전된 입력 신호를 사용하지 않는 레벨 쉬프터 회로가 요구된다.
Accordingly, there is a need for a level shifter circuit that can use an NMOS transistor having a thin gate insulating layer and does not use an inverted input signal.

본 발명의 제 1 목적은 한 개의 입력 신호로 동작하는 레벨 쉬프터 회로를 제공하는 것이다. It is a first object of the present invention to provide a level shifter circuit that operates with one input signal.

본 발명의 제 2 목적은 입력 신호가 매우 작은 상태에서도 안정적이고 빠른 동작을 할 수 있는 레벨 쉬프터 회로를 제공하는 것이다.
A second object of the present invention is to provide a level shifter circuit capable of stable and fast operation even in a state where an input signal is very small.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 레벨 쉬프터 회로는 풀다운부, 풀업부, 풀업 구동부, 그리고 제1 트랜지스터를 포함한다. 상기 풀다운부는 입력 신호에 응답하여 출력 신호를 제1 전원 전압 레벨로 풀다운 시키고, 상기 풀업 구동부는 상기 출력 신호에 응답하여 제2 전원 전압을 제어 신호로 제공하며, 상기 제1 트랜지스터는 문턱 전압이 0 volt보다 큰 트랜지스터로 입력 신호를 받아 완충시킨 신호를 제공한다. 상기 풀업부는 상기 제어 신호와 상기 완충된 입력 신호에 응답하여 상기 출력 신호를 상기 제2 전원 전압 레벨로 풀업시킨다. .In order to achieve the above object, the level shifter circuit according to the preferred embodiment of the present invention includes a pull-down unit, a pull-up unit, a pull-up driving unit, and a first transistor. The pull-down unit pulls down an output signal to a first power supply voltage level in response to an input signal, and the pull-up driver provides a second power supply voltage as a control signal in response to the output signal, and the first transistor has a threshold voltage of zero. Transistors larger than volts receive the input signal and provide a buffered signal. The pull-up unit pulls up the output signal to the second power supply voltage level in response to the control signal and the buffered input signal. .

본 발명의 바람직한 일 실시예에 따른 레벨 쉬프터는 풀다운부, 풀다운 보호 부, 풀업부, 풀업 구동부, 그리고 제1 트랜지스터를 포함한다. 상기 풀다운부는 입력 신호에 응답하여 출력 신호를 제1 전원 전압 레벨로 풀다운 시키고, 상기 풀다운 보호부는 상기 풀다운부와 상기 출력 신호 사이에서 상기 풀다운부를 보호한다. 상기 풀업 구동부는 상기 출력 신호에 응답하여 제2 전원 전압을 제어 신호로 제공하고, 상기 풀업부는 상기 제어 신호에 응답하여 상기 출력 신호를 상기 제2 전원 전압 레벨로 풀업시킨다. 상기 제1 트랜지스터는 입력 신호를 완충하여 상기 풀업부로 제공하며, 문턱 전압이 0 volt 보다 크다. A level shifter according to a preferred embodiment of the present invention includes a pull down part, a pull down protection part, a pull up part, a pull up driver, and a first transistor. The pull-down unit pulls down an output signal to a first power voltage level in response to an input signal, and the pull-down protection unit protects the pull-down unit between the pull-down unit and the output signal. The pull-up driver provides a second power supply voltage as a control signal in response to the output signal, and the pull-up driver pulls up the output signal to the second power supply voltage level in response to the control signal. The first transistor buffers an input signal and provides the input signal to the pull-up unit, and the threshold voltage is greater than 0 volt.

이하에서는 첨부된 도면을 참조하여 본 발명에 따른 레벨 쉬프터 회로의 바람직한 실시예를 자세히 설명하도록 한다. Hereinafter, exemplary embodiments of the level shifter circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 제 1 실시예에 따른 레벨 쉬프터 회로도이다. 도 2에 도시된 바와 같이 상기 레벨 쉬프터 회로는 입력 신호가 하나로서 반전된 입력 신호가 사용되지 않으며, 제1 트랜지스터(MN22), 풀업부(210), 풀다운부(220), 풀업 구동부(230)로 구성된다. 2 is a level shifter circuit diagram according to a first preferred embodiment of the present invention. As shown in FIG. 2, the level shifter circuit does not use an input signal in which the input signal is inverted as one, and the first transistor MN22, the pull-up unit 210, the pull-down unit 220, and the pull-up driver 230 are not used. It consists of.

예를 들어, 상기 제1 트랜지스터(MN22)는 문턱 전압이 0 volt보다 큰 NMOS 트랜지스터이다. 풀업 구동부(230)는 PMOS 타입의 제2 트랜지스터(MP26)로 구성되고, 상기 풀업부(210)는 PMOS 타입의 제3 트랜지스터(MP24)로 구성되며, 상기 풀다운부(220)는 NMOS 타입의 제4 트랜지스터(MN24)로 구성된다. For example, the first transistor MN22 is an NMOS transistor having a threshold voltage greater than 0 volt. The pull-up driver 230 includes a second transistor MP26 of a PMOS type, the pull-up unit 210 includes a third transistor MP24 of a PMOS type, and the pull-down unit 220 is formed of an NMOS type. It consists of four transistors MN24.

상기 제1 트랜지스터(MN22)의 일단은 입력 신호에 연결되어 있고, 상기 제3 트랜지스터(MP24)의 게이트는 상기 제1 트랜지스터(MN22)의 타단에 연결되어 있으며, 상기 제3 트랜지스터(MP24)의 드레인은 출력 신호에 연결되어 있다. 상기 제4 트랜지스터(MN24)의 게이트는 상기 입력 신호에 연결되어 있고, 상기 제4 트랜지스터(MN24)의 드레인은 상기 출력 신호에 연결되어 있다. 상기 제2 트랜지스터(MP26)의 게이트는 상기 출력 신호에 연결되어 있고, 상기 제2 트랜지스터(MP26)의 드레인은 상기 제1 트랜지스터(MN22)의 타단과 상기 제3 트랜지스터(MN24)의 게이트에 연결되어 있다. One end of the first transistor MN22 is connected to an input signal, a gate of the third transistor MP24 is connected to the other end of the first transistor MN22, and a drain of the third transistor MP24. Is connected to the output signal. The gate of the fourth transistor MN24 is connected to the input signal, and the drain of the fourth transistor MN24 is connected to the output signal. The gate of the second transistor MP26 is connected to the output signal, and the drain of the second transistor MP26 is connected to the other end of the first transistor MN22 and the gate of the third transistor MN24. have.

이하, 상기 레벨 쉬프터 회로의 동작을 설명하기 위해, 상기 입력 신호의 로직이 하이에서 로우로 변하는 경우를 예를 들어 설명한다. Hereinafter, to explain the operation of the level shifter circuit, a case where logic of the input signal changes from high to low will be described with an example.

먼저, 상기 입력 신호가 하이인 경우, 상기 제1 트랜지스터(MN22)를 통하여 상기 제3 트랜지스터(MP24)의 게이트에는 Vdd1 Vth_1transistor(MN22) 의 전압이 인가된다. 그리고 상기 입력 신호는 동시에 상기 제4 트랜지스터(MN24)의 게이트에 인가되어, 상기 제4 트랜지스터(MN24)를 턴-온 시켜, 상기 출력 신호를 전원 전압 Vss 전압 레벨 (로우 레벨)로 풀다운시킨다. 예를 들어, 전원 전압 Vss는 접지 전압 레벨 또는 음의 전압 레벨을 가질 수 있다. 상기 출력 신호가 로우 상태가 됨에 따라, 상기 출력 신호에 게이트에 연결되어 있는 제2 트랜지스터(MP26) 또한 턴-온 되어, 상기 제2 트랜지스터(MP26)의 게이트 전압을 vdd2 로 상승시킨다. 따라서 상기 제3 트랜지스터(MP24)는 턴-오프 된다. 이 때 상기 제3 트랜지스터(MP24)의 게이트 전압이 vdd2 까지 상승하여도 상기 제1 트랜지스터(MN22)에 의해 상기 입력 신호는 영향을 받지 않는다. 그리고 상기 입력 신호가 로우로 변하면, 상기 제1 트랜지스터(MN22)가 턴-온 되어 상기 상기 제3 트랜지스터(MP24)의 게이트에 상기 입력 신호를 인가하고, 이에 따라 상기 제3 트랜지스터(MP24)가 턴-온 된다. 이 때 상기 입력 신호가 로우이기 때문에 상기 제4 트랜지스터(MN24)가 턴-오프 되어, 상기 출력 신호는 하이 상태로 바뀌게 된다. 그리고 상기 출력 신호가 하이로 되었기 때문에 상기 제2 트랜지스터(MP26)가 턴-오프 되어 상기 제3 트랜지스터(MP24)의 게이트는 로우 상태가 유지 된다. First, when the input signal is high, the voltage of Vdd1 Vth_1transistor MN22 is applied to the gate of the third transistor MP24 through the first transistor MN22. The input signal is simultaneously applied to the gate of the fourth transistor MN24 to turn on the fourth transistor MN24 to pull down the output signal to a power supply voltage Vss voltage level (low level). For example, the supply voltage Vss can have a ground voltage level or a negative voltage level. As the output signal becomes low, the second transistor MP26 connected to the gate of the output signal is also turned on to increase the gate voltage of the second transistor MP26 to vdd2. Therefore, the third transistor MP24 is turned off. At this time, even if the gate voltage of the third transistor MP24 rises to vdd2, the input signal is not affected by the first transistor MN22. When the input signal turns low, the first transistor MN22 is turned on to apply the input signal to the gate of the third transistor MP24, and accordingly, the third transistor MP24 is turned on. -It's on. At this time, since the input signal is low, the fourth transistor MN24 is turned off, and the output signal is changed to a high state. Since the output signal is high, the second transistor MP26 is turned off to maintain a low state of the gate of the third transistor MP24.

종래의 기술에서는 도 1과 같이 6개의 트랜지스터를 사용하는 반면에 본 발명에 따르면, 하나의 입력 신호를 사용하며 4개의 트랜지스터를 이용하여 레벨 쉬프터 회로를 구현함으로써 적은 면적을 차지하는 레벨 쉬프터 회로를 구현할 수 있다.In the related art, six transistors are used as shown in FIG. 1, but according to the present invention, a level shifter circuit using a single input signal and four transistors to implement a level shifter circuit can be implemented. have.

도 3은 본 발명의 바람직한 제 2 실시예에 따른 레벨 쉬프터 회로도이다. 3 is a level shifter circuit diagram according to a second preferred embodiment of the present invention.

도 3를 참조하면, 상기 레벨 쉬프터 회로는 도2와 유사한 구조를 갖고 있으며, 다른 점으로는 제4 트랜지스터(MN34)가 얇은 게이트 절연층을 갖고 있고, 상기 제4 트랜지스터(MN34)와 출력 신호 사이에 상기 제4 트랜지스터(MN34)를 보호하며 문턱 전압이 0 Volt인 NMOS 타입의 제5 트랜지스터를(MN36) 더 구비한다는 점이다. Referring to FIG. 3, the level shifter circuit has a structure similar to that of FIG. 2, in which the fourth transistor MN34 has a thin gate insulating layer, and between the fourth transistor MN34 and the output signal. And a fifth transistor MN36 of NMOS type having a threshold voltage of 0 Volt and protecting the fourth transistor MN34.

예를 들어, 트랜지스터 MN32, MP36, MP34, MN36은 두꺼운(thick) 게이트 절연층을 가지고 있다. For example, transistors MN32, MP36, MP34, MN36 have a thick gate insulating layer.

상기 제 2 실시예의 레벨 변환 기능은 상기 제 1 실시예와 동일하며, 이하 양자간의 차이점을 위주로 설명한다. 본 발명은 제4 트랜지스터(MN34)에 얇은 게이트 절연층을 사용함으로써 구동 능력을 더 높이고, 따라서 셀 전압이 더 낮은 조건에서도 레벨 쉬프터 회로가 안정적으로 동작할 수 있도록 한다. 이 때 얇은 게이트 절연층을 사용하는 상기 제4 트랜지스터(MN34)를 보호하기 위하여 상기 제5 트랜지 스터(MN36)를 상기 제4 트랜지스터(MN34)와 출력 신호 사이에 사용한다. 만약 상기 제5 트랜지스터(MN36)가 없으면, 상기 출력 신호가 하이 상태일 때 상기 제4 트랜지스터(MN34)의 드레인에 얇은 게이트 절연층이 안정적으로 동작할 수 있는 셀 전압보다 높은 고전압이 인가되어 신뢰성에 문제가 발생하며, 상기 제4 트랜지스터(MN34)를 사용할 수 없게 된다. 따라서 상기 출력 신호가 직접적으로 상기 제4 트랜지스터(MN34)에 연결되지 않도록 중간에 완충 역할을 하는 소자가 필요하고, 본 발명에서는 상기 제5 트랜지스터(MN36)가 완충 역할을 한다. 상기 제5 트랜지스터(MN36)는 문턱 전압이 0 volt인 트랜지스터이며, 게이트 전압은 상기 입력 신호의 하이 상태와 동일한 값의 전원 전압 Vdd1에 연결되어 있다. 상기 제4 트랜지스터(MN34)의 드레인의 최대 전압은 Vgate_5transistor(MN36) - Vth_5transistor(MN36) 이며, Vth_5transistor(MN36) 의 값이 0 volt 이기 때문에 상기 제4 트랜지스터(MN34)의 드레인 최대 전압은 상기 제5 트랜지스터(MN36)의 게이트 전압이 되고, 상기 최대 전압은 입력 신호의 최대 전압과 동일한 값을 갖는다. 따라서 상기 제4 트랜지스터(MN34)는 얇은 게이트 절연층을 갖고 있어도 안정적으로 동작할 수 있게 된다. 이와 같은 구조는 상기 입력 신호의 하이 레벨이 상기 출력 신호의 하이 레벨보다 매우 작은 경우에도 상기 제4 트랜지스터(MN34)가 안정적으로 큰 전류 구동 능력을 갖기 때문에 상기 입력 신호의 하이 레벨이 매우 작은 초미세 공정에서 안정적이며 빠른 응답 속도를 갖는 레벨 쉬프터 회로를 구현 할 수 있다. The level converting function of the second embodiment is the same as that of the first embodiment, and the following description will focus on differences between the two. The present invention further increases the driving capability by using a thin gate insulating layer in the fourth transistor MN34, and thus enables the level shifter circuit to operate stably even at a lower cell voltage. In this case, the fifth transistor MN36 is used between the fourth transistor MN34 and the output signal to protect the fourth transistor MN34 using the thin gate insulating layer. If the fifth transistor MN36 is not present, a high voltage higher than the cell voltage at which the thin gate insulating layer can stably operate is applied to the drain of the fourth transistor MN34 when the output signal is high. There is a problem, and the fourth transistor MN34 cannot be used. Therefore, a device that functions as a buffer in the middle is required so that the output signal is not directly connected to the fourth transistor MN34. In the present invention, the fifth transistor MN36 serves as a buffer. The fifth transistor MN36 is a transistor having a threshold voltage of 0 volt, and a gate voltage is connected to a power supply voltage Vdd1 having the same value as a high state of the input signal. The maximum voltage of the drain of the fourth transistor MN34 is Vgate_5transistor (MN36) -Vth_5transistor (MN36), and since the value of Vth_5transistor (MN36) is 0 volt, the maximum drain voltage of the fourth transistor MN34 is the fifth voltage. Becomes the gate voltage of the transistor MN36, and the maximum voltage has a value equal to the maximum voltage of the input signal. Therefore, even if the fourth transistor MN34 has a thin gate insulating layer, the fourth transistor MN34 can operate stably. Such a structure is very fine because the high level of the input signal is very small because the fourth transistor MN34 has a stable large current driving capability even when the high level of the input signal is very smaller than the high level of the output signal. It is possible to implement a level shifter circuit with stable and fast response speed in the process.

도 4는 본 발명의 바람직한 제 3 실시예에 따른 레벨 쉬프터 회로도이다. 4 is a level shifter circuit diagram according to a third preferred embodiment of the present invention.                     

도 4를 참조하면, 상기 레벨 쉬프터 회로는 트랜지스터 MN42, MN44, MP46, MP44는 도3의 트랜지스터 MN32, MN34, MP36, MP34와 동일한 구조를 같고 있으며, 다른 점으로는 제5 트랜지스터(MN46)의 게이트가 입력 신호에 연결되어 있다는 점이다. 이와 같이 연결된 경우, 입력 신호가 로우 상태가 되면, Vgate_5transistor(MN46) - Vth_5transistor(MN46) 가 0 Volt가 되어 상기 제4 트랜지스터(MN44)의 누설전류가 줄어드는 장점이 있다.Referring to FIG. 4, the level shifter circuit has the same structure as that of the transistors MN42, MN44, MP46, and MP44, and the gates of the fifth transistor MN46 are different from those of the transistors MN32, MN34, MP36, and MP34 of FIG. 3. Is connected to the input signal. In this case, when the input signal is in a low state, Vgate_5transistor (MN46)-Vth_5transistor (MN46) becomes 0 Volt, thereby reducing the leakage current of the fourth transistor MN44.

도 5는 종래의 레벨 쉬프터회로와 본 발명의 제 2 실시예에 따른 레벨 쉬프터 회로의 simulation 결과에 따른 파형도이다. 도 5에서 4개의 트랜지스터로 구성된 제 2 실시예에 따른 레벨 쉬프터 회로가 레벨 쉬프팅 기능을 수행하는 것을 확인할 수 있으며, 종래의 레벨 쉬프터 회로에 비하여 응답 속도가 빠르며, 듀티 비도 좋은 것을 알 수 있다. 5 is a waveform diagram illustrating a simulation result of a conventional level shifter circuit and a level shifter circuit according to a second embodiment of the present invention. In FIG. 5, it can be seen that the level shifter circuit according to the second embodiment including four transistors performs a level shifting function. The response speed is faster and the duty ratio is better than that of the conventional level shifter circuit.

상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art having ordinary knowledge of the present invention will be able to make various modifications, changes, additions within the spirit and scope of the present invention, such modifications, changes and Additions should be considered to be within the scope of the following claims.

이상에서 설명한 바와 같이, 본 발명에 따른 레벨 쉬프터 회로는 입력 신호를 받고 문턱 전압이 0 volt 보다 큰 제1 트랜지스터, 출력 신호에 응답하여 제어 신호를 발생하는 제2 트랜지스터, 상기 제1 트랜지스터와 상기 제2 트랜지스터에 게이트가 연결되어 상기 출력 신호를 풀업시키는 제3 트랜지스터, 그리고 입력 신호에 응답하여 상기 출력 신호를 풀다운시키는 제4 트랜지스터를 이용하여, 하나의 입력 신호를 이용하는 레벨 쉬프터 회로를 구현함으로써 적은 면적을 차지하는 레벨 쉬프터 회로를 구현할 수 있는 장점이 있다. As described above, the level shifter circuit according to the present invention includes a first transistor having an input signal and having a threshold voltage greater than 0 volts, a second transistor generating a control signal in response to an output signal, the first transistor, and the first transistor. Small area by implementing a level shifter circuit using one input signal using a third transistor having a gate connected to two transistors to pull up the output signal, and a fourth transistor pulling down the output signal in response to an input signal There is an advantage to implement a level shifter circuit that occupies.

아울러, 본 발명에 따른 레벨 쉬프터 회로는 제4 트랜지스터의 게이트에 얇은 게이트 절연층을 사용하고, 제4 트랜지스터와 출력 신호사이에 문턱 전압이 0 volt인 제5 트랜지스터를 사용함으로써 입력 신호가 매우 작은 경우에도 안정적이며 빠른 응답 속도를 갖는 장점이 있다. In addition, the level shifter circuit according to the present invention uses a thin gate insulating layer for the gate of the fourth transistor, and when the input signal is very small by using a fifth transistor having a threshold voltage of 0 volt between the fourth transistor and the output signal. It also has the advantage of having a stable and fast response speed.

Claims (9)

입력 신호에 응답하여 출력신호를 제1 전원 전압 레벨로 풀다운 시키는 풀다운부;A pull-down unit configured to pull down the output signal to the first power voltage level in response to the input signal; 상기 출력 신호에 응답하여 제2 전원 전압을 제어 신호로 제공하는 풀업 구동부; A pull-up driver configured to provide a second power supply voltage as a control signal in response to the output signal; 상기 제어 신호에 응답하여 상기 출력 신호를 상기 제2 전원 전압 레벨로 풀업시키는 풀업부; 및A pull-up unit configured to pull up the output signal to the second power voltage level in response to the control signal; And 상기 입력 신호를 완충하여 상기 풀업부로 제공하며 문턱 전압이 0 volt보다 큰 제 1 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터 회로. And a first transistor buffering the input signal to the pull-up part and having a threshold voltage greater than 0 volt. 제 1 항에 있어서, 상기 풀업 구동부는 상기 출력 신호를 게이트로 제공받고 제2 전류 전극이 상기 제1 트랜지스터의 제1 전류 전극에 결합된 제2 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터 회로.The level shifter circuit of claim 1, wherein the pull-up driving unit comprises a second transistor provided with the output signal as a gate and a second current electrode coupled to the first current electrode of the first transistor. 제 1 항에 있어서, 상기 풀업부는 The method of claim 1, wherein the pull-up unit 상기 제어 신호와 상기 완충된 입력 신호을 게이트로 제공받고, 제1 전류 전극을 통하여 상기 제2 전원 전압과 결합된 제3 트랜지스터를 포함하는 것을 특징으로 하 는 레벨 쉬프터 회로.And a third transistor provided with the control signal and the buffered input signal as a gate and coupled to the second power supply voltage through a first current electrode. 제 3 항에 있어서, 상기 풀다운부는 제2 전류 전극이 상기 제3 트랜지스터의 제2 전류 전극과 결합되고 게이트 전극이 상기 입력 신호를 제공 받고 제1 전류 전극이 상기 제1 전원 전압에 결합된 제4 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터 회로.4. The display device of claim 3, wherein the pull-down part comprises: a fourth in which a second current electrode is coupled with a second current electrode of the third transistor, a gate electrode receives the input signal, and a first current electrode is coupled to the first power voltage A level shifter circuit comprising a transistor. 입력 신호에 응답하여 출력신호를 제1 전원 전압 레벨로 풀다운 시키는 풀다운부;A pull-down unit configured to pull down the output signal to the first power voltage level in response to the input signal; 상기 풀다운부와 상기 출력신호 사이에서 상기 풀다운부를 보호하는 풀다운 보호부;A pull-down protection unit which protects the pull-down unit between the pull-down unit and the output signal; 상기 출력 신호에 응답하여 제2 전원 전압을 제어 신호로 제공하는 풀업 구동부; A pull-up driver configured to provide a second power supply voltage as a control signal in response to the output signal; 상기 제어 신호에 응답하여 상기 출력 신호를 상기 제2 전원 전압 레벨로 풀업시키는 풀업부;A pull-up unit configured to pull up the output signal to the second power voltage level in response to the control signal; 상기 입력 신호를 완충하여 상기 풀업부로 제공하며 문턱 전압이 0 volt보다 큰 제 1 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터 회로.And a first transistor buffering the input signal to the pull-up part and having a threshold voltage greater than 0 volt. 상기 제 5 항에서, 상기 풀다운부는 게이트 전극이 상기 입력 신호를 제공 받고 제1 전류 전극이 상기 제1 전원 전압에 결합되고, 얇은 게이트 절연층을 사용하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터 회로.The level of claim 5, wherein the pull-down part includes a second transistor having a gate electrode supplied with the input signal, a first current electrode coupled to the first power supply voltage, and using a thin gate insulating layer. Shifter circuit. 상기 제 6 항에서, 상기 풀다운 보호부는 제1 전류 전극이 상기 제2 트랜지스터의 제2 전류 전극과 결합되고 제2 전류 전극이 상기 출력 신호에 결합되어 있으며, 문턱 전압이 0 volt인 제3 트랜지스터를 포함하는 것을 특징으로 하는 레벨 쉬프터 회로.7. The third transistor of claim 6, wherein the pull-down protection part comprises a third transistor having a first current electrode coupled to a second current electrode of the second transistor and a second current electrode coupled to the output signal, and having a threshold voltage of 0 volt. Level shifter circuit comprising a. 상기 제 7 항에서, 상기 제3 트랜지스터의 게이트 전극이 상기 입력 신호를 제공 받는 것을 특징으로 하는 레벨 쉬프터 회로.8. The level shifter circuit of claim 7, wherein the gate electrode of the third transistor receives the input signal. 상기 제 7 항에서, 상기 제3 트랜지스터의 게이트 전극이 상기 입력 신호의 하이 상태와 동등한 값의 전원 전압을 제공 받는 것을 특징으로 하는 레벨 쉬프터 회로.8. The level shifter circuit of claim 7, wherein the gate electrode of the third transistor receives a power supply voltage having a value equal to a high state of the input signal.
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