KR20060001226A - Method for forming cylindrical capacitor having titanium nitride bottom electrode in semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다. 본 발명은 희생산화막 제거를 위한 습식 식각시 식각 용액에 의한 캐패시터 하부 구조의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극용 TiN막 증착 후 식각 용액에 대한 브로킹 특성을 가진 물질막(예컨대, 폴리실리콘막)을 증착하는 방식을 제안한다. 이 경우, 하부전극용 TiN막에 균열이 발생한 경우에도 상기 물질막이 식각 용액을 브로킹해 주기 때문에 캐패시터 하부 구조의 손실을 방지할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor memory device manufacturing process, and more particularly, to a cylindrical capacitor forming process having a titanium nitride (TiN) lower electrode. An object of the present invention is to provide a method of forming a cylindrical capacitor of a semiconductor device capable of preventing the loss of the capacitor substructure due to the etching solution during the wet etching to remove the sacrificial oxide film. The present invention proposes a method of depositing a material film (eg, a polysilicon film) having a breaking property for an etching solution after deposition of the TiN film for the lower electrode. In this case, even when a crack occurs in the TiN film for the lower electrode, since the material film brows the etching solution, it is possible to prevent the loss of the capacitor lower structure.
실린더형 캐패시터, TiN 하부전극, 희생산화막, 식각 용액, 브로킹 폴리실리콘막Cylindrical Capacitor, TiN Bottom Electrode, Sacrificial Oxide, Etching Solution, Broking Polysilicon
Description
도 1a 내지 도 1f는 종래기술에 따를 실린더형 캐패시터 형성 공정을 나타낸 단면도.1A to 1F are cross-sectional views showing a cylindrical capacitor forming process according to the prior art.
도 2는 스토리지노드 벙커 현상을 설명하기 위한 도면.2 is a view for explaining a storage node bunker phenomenon.
도 3은 균열이 형성된 TiN막의 전자현미경 사진.3 is an electron micrograph of a TiN film in which cracks are formed.
도 4는 스토리지노드 벙커(SN bunker)가 발생한 웨이퍼의 전자현미경 사진.4 is an electron micrograph of a wafer in which a storage node bunker is generated.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도.
5A through 5D are cross-sectional views illustrating a cylindrical capacitor forming process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
22 : 질화막22: nitride film
23 : 희생산화막23: sacrificial oxide film
24 : 하부전극용 TiN막24 TiN film for lower electrode
25 : 폴리실리콘막 25: polysilicon film
26 : 유전체 박막26: dielectric thin film
27 : 상부전극용 전도막
27: conductive film for upper electrode
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 티타늄나이트라이드(TiN) 하부전극을 구비한 실린더형 캐패시터 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor memory device manufacturing process, and more particularly, to a cylindrical capacitor forming process having a titanium nitride (TiN) lower electrode.
DRAM을 비롯한 반도체 메모리 소자 제조 공정 분야에서는 큰 틀에 있어서는 기존의 기술을 이용하면서 더 작은 디자인 룰을 가진 소자를 제작하는 것이 핵심적인 연구 과제라 할 수 있다. 그렇게 해야 저비용으로 많은 칩을 제작하여 생산성을 향상시킬 수 있기 때문이다.In the field of semiconductor memory device manufacturing process including DRAM, it is a key research task to manufacture devices with smaller design rules while using existing technology in a large framework. Doing so can increase the productivity by making many chips at low cost.
따라서, 메모리 셀을 이루는 소자 중 가장 중요한 캐패시터 형성 기술 또한 기존 공정을 대부분 유지하면서 원하는 캐패시턴스를 확보할 수 있는 캐패시터 구조를 구현하는 방향으로 개선되어 왔다. 그 중 한 방향은 고유전율을 가지는 절연막을 적용하려는 것이며, 다른 한 방향은 캐패시터 하부전극의 표면적을 효과적으로 증대시키는 것이다.Therefore, the most important capacitor formation technology among the elements constituting the memory cell has also been improved in order to implement a capacitor structure capable of securing desired capacitance while maintaining most of the existing processes. One of them is to apply an insulating film having a high dielectric constant, and the other is to effectively increase the surface area of the capacitor lower electrode.
또한, 캐패시터 하부전극의 표면적을 증대시키는 방법으로는 하부전극의 높이를 증대시키는 방법과 하부전극의 양면을 모두 이용하는 방법이 있는데, 후자는 통상 실린더형 캐패시터라 불리는 구조를 형성하는 것이라 하겠다.In addition, as a method of increasing the surface area of the capacitor lower electrode, there is a method of increasing the height of the lower electrode and using both sides of the lower electrode. The latter is to form a structure commonly called a cylindrical capacitor.
한편, 종래에는 캐패시터 상/하부전극 재료로서 도핑된 폴리실리콘막을 사용하여 왔다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 특히 하부전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스의 저하 문제가 따랐다.On the other hand, conventionally, a doped polysilicon film has been used as the capacitor upper / lower electrode material. However, when the doped polysilicon film is used, there is a problem in that the thermal budget of the lower layer is increased because a thermal process of 600 ° C. or higher is required. In particular, when the polysilicon film doped with the lower electrode is applied, There was a problem of lowering capacitance caused by silicon depletion.
이에 캐패시터 전극 재료로서 금속을 적용하는 기술에 대한 연구가 진행 중에 있으며, 현재 양산 중인 DRAM에는 특히 티타늄나이트라이드(TiN)를 하부전극 재료로 사용하는 실린더형 캐패시터가 적용되고 있다.Accordingly, research into a technology of applying a metal as a capacitor electrode material is underway, and a cylindrical capacitor using titanium nitride (TiN) as a lower electrode material is applied to a DRAM in mass production.
도 1a 내지 도 1f는 종래기술에 따를 실린더형 캐패시터 형성 공정을 나타낸 단면도이다.1A to 1F are cross-sectional views illustrating a cylindrical capacitor forming process according to the prior art.
종래기술에 따른 실린더형 캐패시터 형성 공정은, 우선 도 1a에 도시된 바와 같이 하부전극 콘택용 폴리실리콘 플러그(11)를 포함하는 하부 구조가 형성된 기판(10) 전체 구조 상부에 식각정지막으로서 질화막(12)을 증착한 다음, 그 상부에 희생산화막(13)(통상 PSG/TEOS 산화막 적층 구조로 형성함)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(13) 및 질화막(12)을 선택적으로 제거한다. 여기서, 캐패시터 하부 구조를 형성하는 과정을 간략히 살펴보면, 우선 실리콘 기판 상에 소자분리막을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막을 성장시킨다. 다음으로, 게이트 산화막이 형성된 전체 구조 상부에 게이트 전극용 전도막 및 하드마스크 질화막을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다. 이어서, 노출된 활성영역에 LDD 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 질화막 스페이서를 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시한다. 계속하여, 전체 구조 상부에 층간절연막을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막이 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택을 형성한다. 다음으로, 전체 구조 상부에 층간절연막을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인을 형성한다. 이어서, 다시 전체 구조 상부에 층간절연막을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택용 폴리실리콘 플러그(11)를 형성한다.The cylindrical capacitor forming process according to the prior art, as shown in FIG. 12), and then a sacrificial oxide film 13 (typically formed of a PSG / TEOS oxide layered structure) is deposited thereon at a thickness corresponding to a desired capacitor height, and a photo and etching process using a mask for a lower electrode is performed. The
계속하여, 희생산화막(13)이 선택적으로 제거된 전체 구조 표면을 따라 CVD 방식으로 Ti막(도시되지 않음)을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(11) 표면에 Ti 실리사이드막(도시되지 않음)을 형성하고, 희생산화막(13)의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거한 다음, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 하부전극용 TiN막(14)을 증착한다.
Subsequently, a Ti film (not shown) is deposited by CVD along the entire structure surface of which the
이어서, 도 1c에 도시된 바와 같이 전면 건식식각 공정을 통해 하부전극용 TiN막(14)을 단위 하부전극 별로 분리한다.Subsequently, as illustrated in FIG. 1C, the
다음으로, 도 1d에 도시된 바와 같이 습식 식각(통상 BOE(Buffered Oxide Etchant)를 사용함)을 실시하여 노출된 희생산화막(13)을 제거한다.Next, as shown in FIG. 1D, wet etching (usually using BOE (Buffered Oxide Etchant)) is performed to remove the exposed
이러한 과정을 통해 상기 도 1e에 도시된 바와 같이 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막(15) 증착 및 상부전극용 전도막(16) 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.Through this process, as shown in FIG. 1E, the lower electrode of the capacitor is formed, and then the capacitor formation process is completed by performing the deposition process of the dielectric
한편, 전술한 캐패시터 형성 공정을 진행함에 있어서, 희생산화막(13)을 제거하기 위한 습식 식각 공정시 하부전극용 TiN막(14)이 식각 용액에 대해 브로킹막으로 작용하여야 한다. 하부전극용 TiN막(14)은 통상 200∼400Å 두께로 증착되는데, 종횡비가 높은 캐패시터 홀에서의 스텝 커버리지를 확보하기 위하여 증착시 TiN막 내 TiCl2 함량을 조절하고 있다. 이 과정에서 캐패시터 홀 바닥 부분의 하부전극용 TiN막(14)에 균열이 발생하고, 이 균열이 도 2에 도시된 바와 같이 후속 습식 식각 공정시 식각 용액의 침투 경로로 작용하여 캐패시터 하부 구조(특히, 층간절연막)의 손실(이를 스토리지노드 벙커라 함)을 유발하는 문제점이 있었다. 한편, 이러한 캐패시터 하부 구조의 손실은 페일을 유발하여 소자의 신뢰도 및 수율을 저하시키는 요인이 되고 있다.Meanwhile, in the above-described capacitor forming process, the TiN
도 3은 균열이 형성된 TiN막의 전자현미경 사진이며, 도 4는 스토리지노드 벙커(SN bunker)가 발생한 웨이퍼의 전자현미경 사진이다.3 is an electron micrograph of a TiN film in which a crack is formed, and FIG. 4 is an electron micrograph of a wafer in which a storage node bunker is generated.
본 발명은 상기과 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 희생산화막 제거를 위한 습식 식각시 식각 용액에 의한 캐패시터 하부 구조의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and provides a method of forming a cylindrical capacitor of a semiconductor device that can prevent the loss of the capacitor substructure by the etching solution during the wet etching to remove the sacrificial oxide film. The purpose is.
상기의 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 공정을 통해 캐패시터 하부 구조가 형성된 기판 상부에 희생산화막을 형성하는 단계; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계; 상기 희생산화막이 선택적으로 제거된 전체 구조 표면을 따라 하부전극용 티타늄나이트라이드막을 형성하는 단계; 상기 하부전극용 티타늄나이트라이드막이 형성된 전체 구조 표면을 따라 산화막 식각 용액에 대한 브로킹 특성을 가진 물질막을 형성하는 단계; 상기 희생산화막 상부에 존재하는 상기 물질막 및 상기 하부전극용 티타늄나이트라이드막을 제거하는 단계; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 상기 하부전극용 티타늄나이트라이드막의 일부에 잔류하는 상기 물질막을 제거하는 단계; 및 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법이 제공된다.According to an aspect of the present invention for achieving the above object, a step of forming a sacrificial oxide film on the substrate formed with a capacitor lower structure through a predetermined process; Selectively removing the sacrificial oxide film in a region where a lower electrode is to be formed; Forming a titanium nitride film for the lower electrode along the entire structure surface from which the sacrificial oxide film is selectively removed; Forming a material film having a breaking property on an oxide etching solution along the entire structure surface on which the titanium nitride film for the lower electrode is formed; Removing the material film and the titanium nitride film for the lower electrode existing on the sacrificial oxide film; Removing the sacrificial oxide layer through a wet etching process; Removing the material film remaining on a part of the titanium nitride film for the lower electrode; And forming a dielectric thin film and a conductive film for the upper electrode.
바람직하게, 상기 물질막으로 폴리실리콘막을 적용한다.Preferably, a polysilicon film is applied as the material film.
바람직하게, 상기 물질막은 등방성 플라즈마 식각을 통해 제거한다. Preferably, the material film is removed by isotropic plasma etching.
나아가, 상기 등방성 플라즈마 식각은 NF3/He/O2 혼합 가스를 플라즈마 소오스로 사용하여 수행하는 것이 바람직하다.Further, the isotropic plasma etching is preferably performed using a NF 3 / He / O 2 mixed gas as a plasma source.
바람직하게, 상기 하부전극용 티타늄나이트라이드막은 200∼400Å 두께로 증착한다.Preferably, the titanium nitride film for the lower electrode is deposited to a thickness of 200 ~ 400Å.
바람직하게, 상기 물질막은 50∼200Å 두께로 증착한다.Preferably, the material film is deposited to a thickness of 50 ~ 200Å.
나아가, 상기 등방성 플라즈마 식각은 300∼1000W의 RF 전력과 100W 이하의 바이어스 전력 조건으로 진행하는 것이 바람직하다.Further, the isotropic plasma etching is preferably performed under RF power of 300 to 1000W and bias power of 100W or less.
나아가, 상기 등방성 플라즈마 식각은 500mTorr 이상의 고압 하에서 진행하는 것이 바람직하다.Further, the isotropic plasma etching is preferably performed under a high pressure of 500mTorr or more.
본 발명에서는 하부전극용 TiN막 증착 후 식각 용액에 대한 브로킹 특성을 가진 물질막(예컨대, 폴리실리콘막)을 증착하는 방식을 제안한다. 이 경우, 하부전극용 TiN막에 균열이 발생한 경우에도 상기 물질막이 식각 용액을 브로킹해 주기 때문에 캐패시터 하부 구조의 손실을 방지할 수 있다.
The present invention proposes a method of depositing a material film (eg, a polysilicon film) having a breaking property for an etching solution after deposition of the TiN film for the lower electrode. In this case, even when a crack occurs in the TiN film for the lower electrode, since the material film brows the etching solution, it is possible to prevent the loss of the capacitor lower structure.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도이다. 5A to 5D are cross-sectional views illustrating a process of forming a cylindrical capacitor according to an embodiment of the present invention.
본 실시예에 따른 실린더형 캐패시터 형성 공정은 우선, 도 2a에 도시된 바와 같이 하부전극 콘택용 폴리실리콘 플러그(21)를 포함하는 하부 구조가 형성된 기판(20) 전체 구조 상부에 식각정지막으로서 질화막(22)을 증착한 다음, 그 상부에 희생산화막(23)(통상 PSG/TEOS 산화막 적층 구조로 형성함)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(23) 및 질화막(22)을 선택적으로 제거한다. 계속하여, 희생산화막(23)이 선택적으로 제거된 전체 구조 표면을 따라 CVD 방식으로 Ti막(도시되지 않음)을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(21) 표면에 Ti 실리사이드막(도시되지 않음)을 형성하고, 희생산화막(23)의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거한 다음, 전체 구조 표면을 따라 하부전극용 TiN막(24) 및 폴리실리콘막(25)을 증착한다. 이때, 하부전극용 TiN막(14)은 200∼400Å 두께로 증착하며, 폴리실리콘막(25)은 50∼200Å 두께로 증착하는 것이 바람직하다.In the cylindrical capacitor forming process according to the present embodiment, first, as shown in FIG. 2A, the nitride film is formed as an etch stop layer on the entire structure of the
이어서, 전면 건식식각 공정을 통해 하부전극용 TiN막(24)을 단위 하부전극 별로 분리한다. 이때, 하부전극용 TiN막(24) 및 폴리실리콘막(25)은 TCP 플라즈마 소스 등을 사용하는 플라즈마 식각 장비에서 불소계 또는 염소계 가스를 사용하여 동시에 식각이 가능하다.Subsequently, the
계속하여, 도 5b에 도시된 바와 같이 BOE 또는 불산 용액을 사용하여 습식 식각을 실시하여 노출된 희생산화막(23)을 제거한다.Subsequently, wet etching is performed using BOE or hydrofluoric acid solution to remove the exposed
다음으로, 도 5c에 도시된 바와 같이 하부전극용 TiN막(24)의 일부면에 잔류 하는 폴리실리콘막(25)을 등방성 플라즈마 식각 공정을 통해 제거한다. 이때, ICP, MDS, ECR, HELICAL 등의 플라즈마 소스 타입을 가지는 플라즈마 식각 장비를 사용하여, 300∼1000W의 RF 전력과 100W 이하의 바이어스 전력 조건으로 500mTorr 이상의 고압 하에서, NF3/He/O2 혼합 가스를 플라즈마 상태로 공급함으로써 하부전극용 TiN막(24)의 손실을 최소화하면서 폴리실리콘막(25)에 대한 등방성 식각이 유도되도록 한다.Next, as shown in FIG. 5C, the
이러한 과정을 통해 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막(26) 증착 및 상부전극용 전도막(27) 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.Through this process, the lower electrode of the capacitor is formed, and then, the conventional dielectric
상기와 같은 공정을 실시하면, 하부전극용 TiN막(24) 증착시 크랙이 발생한 경우에도 후속 희생산화막(23) 제거를 위한 습식 식각 공정시 폴리실리콘막(25)이 식각 용액을 브로킹하는 역할을 하기 때문에 스토리지노드 벙커 현상을 방지할 수 있다.
When the above process is carried out, the
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서 소개한 하부전극용 TiN막 증착 이전의 기반 공정 들은 소자의 종류 및 공정 선택에 따라 달라질 수 있다.For example, the base processes before the TiN film deposition for the lower electrode introduced in the above-described embodiments may vary depending on the type of device and the process selection.
또한, 전술한 실시예에서는 식각 용액을 브로킹하기 위한 물질막으로 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 희생산화막 및 하부전극용 TiN막과 식각 선택비를 가지며, 식각 용액의 침투를 브로킹할 수 있는 정도의 막질을 가진 다른 물질막을 적용하는 경우에도 본 발명은 적용된다.
In addition, in the above-described embodiment, a polysilicon film is used as an example of a material film for broaching the etching solution. However, the polysilicon film has an etching selectivity with the sacrificial oxide film and the TiN film for the lower electrode. The present invention also applies to the application of other material films having a filmable degree of breaking.
전술한 본 발명은 스토리지노드 벙커 현상을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과를 기대할 수 있다.
The present invention described above has the effect of preventing the storage node bunker phenomenon, and thus can be expected to improve the reliability and yield of the semiconductor device.
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