KR20050122474A - Method for forming the transistor with recess gate - Google Patents
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Abstract
본 발명은 고집적화에 따른 디램 메모리 셀의 리프레쉬 특성을 개선하는 리세스 게이트를 갖는 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a transistor having a recess gate for improving refresh characteristics of a DRAM memory cell according to high integration.
본 발명에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법은 활성 영역의 반도체 기판 위에 버퍼 산화막 및 하드 마스크를 형성하는 단계와, 하드 마스크를 식각 마스크로 기판을 식각하여 기판 내에 소정 깊이를 가지는 트렌치를 형성하는 단계와, 트렌치 측벽에 이온 주입하여 도핑 영역을 형성하는 단계를 포함한다.A method of manufacturing a transistor having a recess gate according to the present invention includes forming a buffer oxide film and a hard mask on a semiconductor substrate in an active region, and etching the substrate using the hard mask as an etch mask to form a trench having a predetermined depth in the substrate. And implanting ions into the trench sidewalls to form doped regions.
Description
본 발명은 리세스 게이트 구조의 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 디램 메모리 셀의 리프레쉬 특성을 개선할 수 있는 리세스 게이트를 갖는 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a transistor having a recess gate structure, and more particularly, to a method of manufacturing a transistor having a recess gate capable of improving refresh characteristics of a DRAM memory cell.
현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.As the design rule of the device is reduced due to the high integration of DRAM memory cells, the size of the cell transistor is reduced and the channel length of the transistor is also shortened. As the channel length becomes shorter, the short-channel effect of the transistor is deepened to reduce the threshold voltage.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다. Accordingly, in order to prevent the threshold voltage from decreasing due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the doping concentration of the channel.
그러나, 이러한 채널 도핑 농도의 증가는 소오스 접합부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다. However, such an increase in channel doping concentration causes a problem of electric field concentration at the source junction and increases leakage current, thereby degrading the refresh characteristics of the DRAM memory cell.
따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.Therefore, in recent years, researches on transistors having recess gates have been concentrated in order to solve this problem.
도 1은 종래 기술에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a transistor having a recess gate according to the prior art.
도 1에 도시한 바와 같이, 종래의 리세스 게이트를 갖는 트랜지스터는 트렌치(Trench)를 가지는 반도체 기판(100)과, 상기 트렌치 위에 형성되어 있으며, 게이트 산화막(151), 게이트 전극(156), 마스크용 질화막(157) 및 반사방지막(159)이 순차 적층되어 이루어진 게이트 패턴(150)과, 상기 게이트 패턴(150)의 측벽에 형성되어 있는 절연 스페이서(160) 및 상기 게이트 패턴(150)의 양측 하부에 위치하는 기판(100) 내에 형성되어 있는 소오스/드레인(170)을 포함한다. As shown in FIG. 1, a transistor having a conventional recess gate is formed on a semiconductor substrate 100 having a trench and on the trench, and includes a gate oxide film 151, a gate electrode 156, and a mask. The gate pattern 150 formed by sequentially stacking the silicon nitride film 157 and the anti-reflection film 159, the insulating spacer 160 formed on the sidewalls of the gate pattern 150, and lower sides of the gate pattern 150. And a source / drain 170 formed in the substrate 100 positioned at.
즉, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 게이트 패턴 아래에 위치하는 트렌치의 프로파일을 따라 채널의 길이가 길게 형성됨으로써, 채널 도핑 농도를 증가시키는 것을 방지하여 소오스 접합부에서의 전계 집중 현상의 발생을 차단하고, GIDL(Gate Induced Drain Leakage) 등 누설 전류를 감소시키는 이점이 있다.That is, a transistor having a recess gate manufactured according to the related art has a length of a channel along a profile of a trench positioned under the gate pattern, thereby preventing an increase in channel doping concentration, thereby preventing electric field concentration at the source junction. It has the advantage of blocking the generation of, and reducing the leakage current, such as GIDL (Gate Induced Drain Leakage).
그러나, 이와 같은 종래의 리세스 게이트를 갖는 트랜지스터는 트렌치의 프로파일에 따라 채널의 길이가 길어지는 동시에 소오스/드레인 간의 전류 경로 또한 길어지게 되는 바, 저항이 증가하는 문제가 있다(도 1의 점선 참조). However, such a transistor having a conventional recess gate has a problem that the resistance increases due to the length of the channel and the length of the current path between the source and the drain according to the profile of the trench. ).
또한, 소오스/드레인은 위쪽에 비해 아래쪽의 도핑 농도가 낮기 때문에 저항을 더욱 증가시킨다. 이에 따라서, 전류량이 감소되며, 전류량의 감소는 트랜지스터의 구동 능력을 낮추고, 디램 메모리 셀의 리프레쉬 특성을 감소시키는 문제가 있다.In addition, the source / drain further increases resistance because the lower doping concentration is lower than the top. Accordingly, the amount of current is reduced, and the decrease in the amount of current lowers the driving capability of the transistor and reduces the refresh characteristics of the DRAM memory cell.
따라서, 본 발명이 이루고자 하는 기술적 과제는 채널의 길이는 길게 하는 동시에 소오스/드레인 간에 저항이 작은 전류 경로를 형성함으로써, 고집적화에 따른 디램 메모리 셀의 리프레쉬 특성을 개선하는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법을 제공하는 데 있다. Accordingly, a technical object of the present invention is to provide a transistor having a recess gate which improves the refresh characteristics of a DRAM memory cell according to high integration by forming a current path having a long channel length and a small resistance between the source and the drain, It is to provide a manufacturing method.
상기한 목적을 달성하기 위해 본 발명은 활성 영역의 반도체 기판 위에 버퍼 산화막 및 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 식각 마스크로 상기 기판을 1차 식각하여 상기 기판 내에 제1 깊이의 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 측벽에 이온 주입하여 도핑 영역을 형성하는 단계를 포함하는 리세스 게이트를 갖는 트랜지스터의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming a buffer oxide layer and a hard mask on a semiconductor substrate in an active region, and first etching the substrate using the hard mask as an etch mask to form a first depth of a first depth in the substrate. And forming a trench and ion implanting the sidewalls of the first trench to form a doped region.
여기서, 상기 도핑 영역을 형성하는 단계 이후에 상기 하드 마스크를 식각 마스크로 상기 기판을 2차 식각하여 상기 기판 내에 제1 깊이보다 깊은 제2 깊이의 제2 트렌치를 형성하는 단계를 더 포함하는 것이 바람직하다. 이는 공정 특성에 따라 게이트 특성을 개선하기 위함이다. 즉, 게이트 특성 상 기판의 표면을 기준으로 도핑 영역의 깊이가 채널 길이를 증가시키는 역할을 하는 트렌치의 깊이보다 작아야 할 경우, 미리 형성된 트렌치의 깊이를 좀더 깊게 형성하여 게이트 특성을 개선하도록 한다.The method may further include forming a second trench of a second depth deeper than the first depth in the substrate by second etching the substrate using the hard mask as an etching mask after forming the doped region. Do. This is to improve the gate characteristics according to the process characteristics. That is, when the depth of the doped region should be smaller than the depth of the trench, which serves to increase the channel length, based on the gate characteristic, the depth of the preformed trench is formed deeper to improve the gate characteristic.
또한, 상기 도핑 영역을 형성하는 단계 또는 제2 트렌치를 형성하는 단계 이후에 상기 제1 트렌치 또는 제2 트렌치 위에 게이트 산화막, 게이트 도전막, 마스크용 질화막 및 반사 방지막을 순차 증착되어 있는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 측벽에 절연 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 상기 절연 스페이서를 마스크로 상기 기판 내에 정션 형성용 이온을 주입하여 소오스/드레인을 형성하는 단계를 더 포함하는 것이 바람직하다.Further, after forming the doped region or forming the second trench, a gate pattern in which a gate oxide film, a gate conductive film, a nitride film for mask, and an anti-reflection film are sequentially deposited on the first trench or the second trench is formed. And forming an insulating spacer on sidewalls of the gate pattern, and implanting ions for forming junctions into the substrate using the gate pattern and the insulating spacer as a mask to form a source / drain. desirable.
또한, 상기 게이트 도전막은 폴리막 및 텅스텐실리사이드막을 순착 적층하여 형성하는 리세스 게이트를 갖는 것이 바람직하다.In addition, the gate conductive film preferably has a recess gate formed by laminating a poly film and a tungsten silicide film.
또한, 상기 도핑 영역은 상기 제1 트렌치가 형성된 상기 기판에 경사 이온 주입하여 형성하는 것이 바람직하다. 이는 상기 제1 트렌치의 측벽에 도핑 영역을 용이하게 형성하기 위함이다.The doped region may be formed by inclined ion implantation into the substrate on which the first trench is formed. This is to easily form a doped region on the sidewall of the first trench.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
이제 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a transistor having a recess gate according to an embodiment of the present invention will now be described in detail with reference to the drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a transistor having a recess gate according to an exemplary embodiment of the present invention.
우선, 도 2a에 도시한 바와 같이, 활성 영역의 반도체 기판(100) 위에 산화막(도시하지 않음) 및 폴리막(도시하지 않음)을 순차 적층한 다음 그 위에 게이트 형성 영역을 정의하는 감광막 패턴(125)을 형성한다. First, as shown in FIG. 2A, an oxide film (not shown) and a poly film (not shown) are sequentially stacked on the semiconductor substrate 100 in the active region, and then a photoresist pattern 125 defining a gate formation region thereon is formed. ).
그리고, 감광막 패턴(125)을 마스크로 폴리막 및 산화막을 순차 식각하여 폴리막으로 이루어진 하드 마스크(120)과 산화막으로 이루어진 버퍼 산화막(110)을 형성한다. 이때, 하드 마스크(120) 또한, 기판(100) 위에서 트렌치 형성 영역 즉, 게이트 형성 영역을 정의한다.The poly film and the oxide film are sequentially etched using the photoresist pattern 125 as a mask to form a hard mask 120 made of a poly film and a buffer oxide film 110 made of an oxide film. In this case, the hard mask 120 also defines a trench formation region, that is, a gate formation region, on the substrate 100.
이어, 도 2b에 도시한 바와 같이, 상기 하드 마스크(120)를 마스크로 기판(100)을 1차 식각하여 제1 깊이를 가지는 제1 트렌치(130)를 형성한다.Subsequently, as illustrated in FIG. 2B, the substrate 100 is first etched using the hard mask 120 as a mask to form a first trench 130 having a first depth.
그리고, 도 2c에 도시한 바와 같이, 상기 하드 마스크(120)를 이온 주입 마스크로 제1 트렌치(130)의 측벽에 이온을 경사 주입하여 도핑 영역(140)을 형성한다. 도핑 영역(140)은 추후 트랜지스터에 전압 인가 시, 소오스/드레인 간에 흐르는 전류의 경로 역할을 한다.As illustrated in FIG. 2C, the doped region 140 is formed by obliquely implanting ions into the sidewall of the first trench 130 using the hard mask 120 as an ion implantation mask. The doped region 140 serves as a path of current flowing between the source and the drain when a voltage is applied to the transistor later.
그런데, 게이트 특성 상, 도핑 영역(140)이 기판(100) 표면을 기준으로 채널의 길이를 증가시키기 위한 트렌치의 깊이 보다 작아야 할 경우, 도핑 영역(140)과 동일한 깊이, 즉, 제1 깊이를 가지는 제1 트렌치(130)를 2차 식각하여 상기 제1 깊이보다 깊은 제2 깊이의 제2 트렌치(135)를 형성한다. 이에 따라, 도 2d에 도시한 바와 같이, 상기 도핑 영역(140)의 깊이보다 깊은 트렌치, 즉 제2 트렌치(135)가 형성된다.However, when the doped region 140 needs to be smaller than the depth of the trench for increasing the length of the channel with respect to the surface of the substrate 100, the same depth as the doped region 140, that is, the first depth is determined. The second trench 130 may be etched second to form a second trench 135 having a second depth deeper than the first depth. Accordingly, as shown in FIG. 2D, a trench deeper than the depth of the doped region 140, that is, the second trench 135 is formed.
그러면, 후속 공정에 대한 실시예로 본 발명에서는 제2 트렌치가 형성된 경우를 설명한다.Then, in the present invention, a case where the second trench is formed will be described as an example of a subsequent process.
상기 제2 트렌치(135)가 형성된 기판(100) 위에 존재하는 하드 마스크(120) 및 버퍼 산화막(110)을 제거한다.The hard mask 120 and the buffer oxide layer 110 existing on the substrate 100 on which the second trench 135 is formed are removed.
그리고, 도 2e에 도시한 바와 같이, 상기 기판(100)의 제2 트렌치(135) 위에 일반적인 게이트 형성 공정을 진행하여 다중막 구조의 게이트 패턴(150)을 형성한다. 보다 상세하게, 본 발명은 게이트 패턴(150)을 게이트 산화막(151), 게이트 전극막(156), 마스크용 질화막(157) 및 반사방지막(159)이 순차 적층되어 있는 구조를 가지게 형성한다. 또한, 상기 게이트 전극막(156)은 폴리막(153) 및 텅스텐실리사이드막(155)이 순차 적층하여 형성한다.As shown in FIG. 2E, a general gate forming process is performed on the second trench 135 of the substrate 100 to form a gate pattern 150 having a multi-layer structure. More specifically, in the present invention, the gate pattern 150 is formed to have a structure in which the gate oxide film 151, the gate electrode film 156, the mask nitride film 157, and the anti-reflection film 159 are sequentially stacked. In addition, the gate electrode film 156 is formed by sequentially stacking the poly film 153 and the tungsten silicide film 155.
다음, 도 2f에 도시한 바와 같이, 상기 게이트 패턴(150) 측벽에 게이트 패턴(150)을 식각 및 세정 등의 후속 공정으로부터 보호하기 위한 절연 스페이서(160)를 형성한 다음, 절연 스페이서(160) 및 게이트 패턴(150)을 마스크로 기판(100) 내에 정션 형성용 이온을 주입하여 소오스/드레인(170)을 형성한다.Next, as shown in FIG. 2F, an insulating spacer 160 is formed on the sidewall of the gate pattern 150 to protect the gate pattern 150 from subsequent processes such as etching and cleaning, and then the insulating spacer 160. The source / drain 170 may be formed by implanting ions for forming junctions into the substrate 100 using the gate pattern 150 as a mask.
앞서 설명한 바와 같이, 본 발명에 따른 리세스 게이트를 갖는 트랜지스터는 고집적화되어 감에 따라 감소하고 있는 채널의 길이를 트렌치의 프로파일을 통해 길게 하고 있는 동시에 트렌치 측벽 내부에 이온 주입되어 이루어진 도핑 영역을 이용하여 트랜지스터에 전압 인가 시, 소오스/드레인 간에 저항이 작은 새로운 전류의 경로(도 2f의 점선 참조)를 형성하고 있다. 전류의 저항이 감소하면, 전류량을 확보할 수 있고, 이는 트랜지스터의 구동 능력을 향상시키고, 디램 메모리 셀의 리프레쉬 특성을 개선시킨다.As described above, the transistor having the recess gate according to the present invention uses a doped region formed by ion implanting inside the trench sidewall while increasing the length of the channel which is decreasing with increasing integration through the trench profile. When a voltage is applied to the transistor, a new current path (see dashed line in FIG. 2F) with a small resistance is formed between the source and the drain. When the resistance of the current decreases, the amount of current can be ensured, which improves the driving capability of the transistor and improves the refresh characteristics of the DRAM memory cell.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
상기한 바와 같이 본 발명은 채널의 길이는 길게 확보하는 동시에 소오스/드레인 간의 저항이 작은 전류 경로를 형성함으로써, 고집적화에 따른 디램 메모리 셀의 단채널 효과의 발생을 방지하는 동시에 소오스/드레인 간의 전류량을 증가시킬 수 있다. As described above, the present invention forms a current path having a long channel length and a small resistance between the source and the drain, thereby preventing occurrence of a short channel effect of the DRAM memory cell due to high integration and simultaneously reducing the amount of current between the source and the drain. Can be increased.
또한, 증가한 전류량에 의해 트랜지스터의 구동 속도를 빠르게 할 수 있어 디램 메모리 셀의 리프레쉬 특성을 개선할 수 있다.In addition, the driving speed of the transistor can be increased by the increased amount of current, thereby improving the refresh characteristics of the DRAM memory cell.
또한, 선택적 이온 주입하여 도핑 영역 형성 시, 트렌치를 형성하기 위한 하드 마스크를 이온 주입 마스크로 이용함으로써, 별도의 이온 주입 마스크 형성 공정없이 도핑 영역을 용이하게 형성할 수 있다. In addition, when forming a doped region by selective ion implantation, a hard mask for forming a trench may be used as an ion implantation mask, thereby easily forming a doped region without a separate ion implantation mask forming process.
도 1은 종래 기술에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a transistor having a recess gate according to the prior art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method of manufacturing a transistor having a recess gate according to an exemplary embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 125 : 감광막 패턴100 semiconductor substrate 125 photosensitive film pattern
13 : 제1 트렌치 135 : 제2 트렌치13: first trench 135: second trench
140 : 도핑 영역 150 : 게이트 패턴140: doped region 150: gate pattern
160 : 절연 스페이서 170 : 소오스/드레인160: insulation spacer 170: source / drain
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