KR20050121482A - Array substrate for liquid crystal display device by separately driving and method of fabricating the same - Google Patents
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Abstract
본 발명은 분할구동 액정표시장치용 어레이 기판에 관한 것이다.The present invention relates to an array substrate for a split driving liquid crystal display device.
종래의 분할구동 액정표시장치용 어레이 기판은 상기 상하부의 경계가 되는 게이트 배선 상에서 소정간격 이격하여 분리되는 데이터 배선 있어, 상기 게이트 배선의 선폭 제한으로 인해 상기 상하부 표시부에 각각 분리되어 형성된 데이터 배선 일끝 사이의 이격된 충분한 공간 확보에 어려움이 있으며, 이러한 이격공간의 협소의 문제로 인해 상부 및 하부의 데이터 배선이 쇼트(short)가 발생할 가능성이 많으며, 상기 상부 및 하부의 데이터 배선간의 쇼트가 발생한 것을 알았다 하더라도 이를 리페어(repair) 하는 데에는 어려움이 있다.Conventional split-driven liquid crystal display array substrates have data lines separated from each other by a predetermined interval on the gate lines which are boundary of the upper and lower portions, and between one end of each data line formed separately from the upper and lower display portions due to the line width limitation of the gate lines. It is difficult to secure sufficient space spaced apart from each other. Due to the problem of narrow space, the upper and lower data wires are likely to be short, and the short circuit between the upper and lower data wires has been found. Even so, there is a difficulty in repairing it.
하지만 본 발명은 화상분할의 경계에 형성된 게이트 배선에 홀을 형성함으로써 상부와 하부 데이터 배선이 쇼트(short)되는 것을 방지하고 나아가, 쇼트(short)가 발생하더라도 추후 공정 진행으로 이미 쇼트(short)된 부분을 단선이 용이한 구조의 분할구동 액정표시장치용 어레이 기판을 제공한다. However, the present invention prevents shorting of the upper and lower data lines by forming holes in the gate lines formed at the boundary of the image division, and further, even if a short occurs, it is already shorted by a later process. An array substrate for a divided drive liquid crystal display device having a structure in which part is easily disconnected is provided.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 데이터 배선의 쇼트 방지를 위한 분할구동 액정표시장치용 어레이 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a split drive liquid crystal display device for preventing short circuit of data lines.
최근 정보화 사회로 시대가 급진전함에 따라, 대량의 정보를 처리하고 이를 표시하는 디스플레이(display)분야가 발전하고 있다.Recently, as the information society has progressed rapidly, a display field for processing and displaying a large amount of information has been developed.
특히 최근 들어 박형화, 경량화, 저 소비전력화 등의 시대상에 부응하기 위해 평판 표시 장치(plate panel display)의 필요성이 대두되었고, 이에 따라 색 재현성이 우수하고 박형인 박막 트랜지스터형 액정표시장치(Thin film transistor liquid crystal display)가 개발되었다.In particular, in order to meet the times of thinning, light weight, and low power consumption, there is a need for a flat panel display, and accordingly, a thin film transistor liquid crystal device having excellent color reproducibility and thinness is developed. crystal displays have been developed.
이러한 액정표시장치의 디스플레이 방법은 액정분자의 광학적 이방성과 분극성질을 이용하는데, 이는 상기 액정분자의 구조가 가늘고 길며, 그 배열에 있어서 방향성을 갖는 선 경사각(pretilt angle)을 갖고 있기 때문에, 인위적으로 액정에 전압을 인가하면 액정분자가 갖는 선 경사각을 변화시켜 상기 액정 분자의 배열 방향을 제어할 수 있으므로, 적절한 전압을 액정층에 인가함으로써 상기 액정분자의 배열 방향을 임의로 조절하여 액정의 분자배열을 변화시키고, 이러한 액정이 가지고 있는 광학적 이방성에 의하여 편광된 빛을 임의로 변조함으로써 원하는 화상정보를 표현한다.The display method of the liquid crystal display device uses optical anisotropy and polarization properties of liquid crystal molecules, which are artificially thin and long and have a pretilt angle having directionality in the arrangement thereof. When voltage is applied to the liquid crystal, the direction of alignment of the liquid crystal molecules can be controlled by changing the inclination angle of the liquid crystal molecules. Therefore, by applying an appropriate voltage to the liquid crystal layer, the alignment direction of the liquid crystal molecules is arbitrarily adjusted to adjust the molecular arrangement of the liquid crystal. The desired image information is expressed by randomly modulating the light polarized by the optical anisotropy of the liquid crystal.
현재에는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동형 액정표시장치(Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. Currently, an active matrix LCD in which a thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner is attracting the most attention due to its excellent resolution and ability to implement video.
도면을 참조하여 조금 더 상세히 액정표시장치에 대해 설명한다.A liquid crystal display device will be described in more detail with reference to the drawings.
도 1은 일반적인 액정표시장치를 개략적으로 도시한 것이다. 1 schematically shows a general liquid crystal display device.
도시한 바와 같이, 일반적인 액정표시장치(1)는 투명한 기판(5) 상에 컬러필터(10)와 상기 각 컬러필터(10)사이에 구성된 블랙매트릭스(7)와 상기 컬러필터(10)와 블랙매트릭스(7) 하부에 증착된 공통전극(15)이 형성된 상부기판과, 게이트 배선(24)과 데이터 배선(30)이 교차하여 정의되는 화소영역(P)과, 상기 화소영역(P) 상에 형성된 화소전극(35)과 스위칭 소자(Tr)로 형성된 하부기판으로 구성되며, 상기 상부기판과 하부기판 사이 더욱 정확히는 공통전극(15)과 화소전극(35) 사이에 액정(40)이 충진되어 있다.As illustrated, a general liquid crystal display device 1 includes a black matrix 7 formed between a color filter 10 and each of the color filters 10 on the transparent substrate 5, and the color filters 10 and black. On the upper substrate on which the common electrode 15 deposited below the matrix 7 is formed, the pixel region P defined by the intersection of the gate wiring 24 and the data wiring 30, and on the pixel region P. And a lower substrate formed of the pixel electrode 35 and the switching element Tr. The liquid crystal 40 is filled between the upper substrate and the lower substrate more precisely between the common electrode 15 and the pixel electrode 35. .
전술한 구조를 갖는 일반적인 액정표시장치는 각각의 화소를 표시하기 위해서 데이터 드라이버에서 영상신호를 데이터 배선으로 인가한다. 그리고, 영상신호가 인가된 데이터 배선과 교차하는 게이트 배선에 특정 전압을 순차적으로 인가함으로써 각각의 화소내에 구비된 박막 트랜지스터를 온(on) 상태로 도통시킨다. 이때, 상기 박막 트랜지스터가 온(on) 상태가 되면, 드레인 전극과 소스 전극을 통해 각각의 화소내의 화소전극에 전압이 인가됨으로써 액정표시장치는 구동된다. A general liquid crystal display device having the above structure applies an image signal to a data line in a data driver in order to display each pixel. Then, by sequentially applying a specific voltage to the gate wiring crossing the data wiring to which the video signal is applied, the thin film transistor provided in each pixel is turned on. In this case, when the thin film transistor is turned on, a voltage is applied to the pixel electrode in each pixel through the drain electrode and the source electrode to drive the liquid crystal display.
이러한 액정표시장치는 우수한 표시품질을 갖도록 하기 위해서는 액정표시장치 내에 구성된 모든 화소 각각에 충분한 전하가 충전되도록 하여야 하는데, 각 화소에 충분한 전하가 충전되도록 하기 위해서는 게이트 전극에 전압을 인가하는 시간을 길게 함으로써 각 화소내의 박막 트랜지스터의 온(on) 상태의 시간을 길게 하여야 한다. In order to have an excellent display quality, such a liquid crystal display device should be charged with sufficient charge in each pixel configured in the liquid crystal display device. In order to charge enough charge in each pixel, the time required for applying a voltage to the gate electrode is increased. The time of the on state of the thin film transistor in each pixel must be lengthened.
하지만, 박막 트랜지스터의 온 상태의 시간을 길게 하면, 액정표시장치가 대형화 또는 고해상도화 될수록 모든 화소내의 박막 트랜지스터를 온 상태로 하는 전체시간이 길어지게 되고, 게이트 배선에 순차적으로 전압을 인가하는 시간이 오래 걸리므로 액정의 표시 속도가 현저히 느려지는 문제가 발생한다. However, if the time of the thin film transistor is turned on, the longer the liquid crystal display device becomes larger or higher in resolution, the longer the overall time for turning on the thin film transistor in all the pixels, and the time for applying voltage to the gate wiring sequentially Since it takes a long time, a problem occurs that the display speed of the liquid crystal is remarkably slowed down.
따라서, 이러한 문제를 해결하고자 화면을 분할하여 구동시키는 액정표시장치가 제안되었다.Accordingly, to solve this problem, a liquid crystal display device for dividing and driving the screen has been proposed.
화상을 표시하는 표시부 영역을 상부 및 하부 표시부로 나누고, 상기 각각의 표시부를 서로 다른 게이트 및 데이터 구동회로에 연결하여 신호전압을 인가함으로써 단위시간 당 전압을 인가하는 게이트 배선의 수를 줄여 하나의 게이트 배선에 박막 트랜지스터를 온(on) 상태로 하는 시간을 길게 함으로써 우수한 표시품질을 화상을 제공하는 것이다. The display unit area for displaying an image is divided into upper and lower display units, and each of the display units is connected to different gates and data driving circuits to apply a signal voltage, thereby reducing the number of gate wirings for applying voltage per unit time. By providing a long time for the thin film transistor to be turned on in the wiring, an image with excellent display quality is provided.
도 2는 일반적인 분할구동 액정표시장치용 어레이 기판을 개략적으로 도시한 것이다. 2 schematically illustrates an array substrate for a general divided driving liquid crystal display device.
도시한 바와 같이, 기판(51)의 중앙에 가로방향으로 연장하는 다수의 게이트 배선(53, 55))과 세로방향으로 연장하는 데이터 배선(65, 67))이 교차하여 구성하는 다수의 화소(P)들로 이루어진 표시부(AA)가 형성되어 있으며, 상기 표시부(AA)의 외측으로 특히 표시부(AA) 상부 및 하부에는 표시부(AA)에 형성된 데이터 배선(53, 55))과 연결되며, 외부의 데이터 구동회로(미도시)로부터 데이터 신호전압을 인가 받기 위한 데이터 패드부(D1, D2)가 형성되어 있으며, 표시부(AA)의 좌측에는 게이트 배선(53, 55)과 연결되며, 외부의 게이트 구동회로(미도시)로부터 게이트 온(on) 전압을 인가받기 위한 게이트 패드부(G1, G2)가 구성되어 있다. As shown in the figure, a plurality of pixels configured by the plurality of gate lines 53 and 55 extending in the horizontal direction and the data lines 65 and 67 extending in the vertical direction intersect at the center of the substrate 51. A display portion AA formed of P) is formed, and is connected to the data lines 53 and 55 formed on the display portion AA outside the display portion AA, particularly above and below the display portion AA. Data pad portions D1 and D2 for receiving a data signal voltage from a data driving circuit (not shown) are formed, and the left side of the display portion AA is connected to the gate wirings 53 and 55 and an external gate Gate pad portions G1 and G2 are configured to receive a gate on voltage from a driving circuit (not shown).
이때, 상부의 데이터 패드부(D1)는 표시부(AA)의 상부 영역(A1)에 위치한 화소(P)에 영상 신호를 인가하기 위한 것이며, 하부의 데이터 패드부(D2)는 표시부(AA)의 하부 영역(A2)에 위치한 화소(P)에 영상 신호를 인가하기 위한 것이다. In this case, the upper data pad part D1 is for applying an image signal to the pixel P positioned in the upper area A1 of the display part AA, and the lower data pad part D2 is connected to the display part AA. This is to apply an image signal to the pixel P located in the lower area A2.
마찬가지로, 게이트 패드부(G1, G2)에 있어서도 상부 및 하부 화소(P)들로 게이트 전압을 인가하는 게이트 구동회로(미도시)가 각각 구성되며, 이들 각각의 구동회로(미도시)를 통한 게이트 배선(53, 55)에 게이트 전압의 인가가 각 영역별로 독립적으로 진행되므로 각 게이트 구동회로(미도시)가 담당하는 게이트 배선 수가 반으로 줄게됨으로써 단위시간 당 각 게이트 배선에 게이트 전압을 인가하여 박막 트랜지스터(Tr)를 온 상태로 하는 시간을 늘릴 수 있다. Similarly, in the gate pad portions G1 and G2, gate driving circuits (not shown) for applying gate voltages to the upper and lower pixels P are configured, respectively, and gates through the respective driving circuits (not shown). Since the application of the gate voltage to each of the wirings 53 and 55 proceeds independently for each region, the number of gate wirings in charge of each gate driving circuit (not shown) is reduced by half, thereby applying a gate voltage to each gate wiring per unit time, thereby applying a thin film. The time for turning on the transistor Tr can be increased.
전술한 분할구동 액정표시장이용 어레이 기판(50)에 있어서, 표시부(AA)를 상부 및 하부 표시부(A1, A2)로 분할하였고, 상기 표시부(A1, A2)에 서로 다른 영상 신호전압을 인가하기 위해서는 데이터 배선(65, 67)은 상부 및 하부 표시부(A1, A2)에 있어 서로 연결되지 않아야 한다. 일반적인 어레이 기판(미도시)과 마찬가지로 데이터 배선이 연결되어 형성되어 있다면, 두 영역에서 인가되는 각각의 다른 영상 신호 전압이 하나의 데이터 배선에 동시에 입력됨으로써 정확한 화상 정보가 화소에 전달되지 않고 원하지 않는 전혀 새로운 신호가 입력되어 화상을 표시하는 장치로서의 본질을 상실하게 된다. In the above-described division drive array substrate 50, the display unit AA is divided into upper and lower display units A1 and A2, and different image signal voltages are applied to the display units A1 and A2. In order to do this, the data lines 65 and 67 should not be connected to each other in the upper and lower display portions A1 and A2. If data lines are connected and formed as in a general array substrate (not shown), different image signal voltages applied in two regions are simultaneously input to one data line, so that accurate image information is not transmitted to the pixel and is not desired. The new signal is inputted and loses its essence as an apparatus for displaying an image.
도 3은 도 2의 화상이 분할되는 표시부 중앙의 분할구동의 경계가 되는 부분에 위치한 화소영역 일부를 도시한 것이며, 도 4는 도 3을 절단선 I-I를 따라 절단한 단면도이다. FIG. 3 illustrates a portion of a pixel area located at a portion of the center of the display unit in which the image of FIG. 2 is divided at a boundary of division driving, and FIG. 4 is a cross-sectional view of FIG. 3 taken along a cutting line I-I.
도시한 바와 같이, 표시부(A1, A2)의 상부 및 하부의 경계에 위치한 게이트 배선(55) 상에서 상부의 데이터 배선(65)과 하부의 데이터 배선(67)이 분리되어 그 일끝이 소정간격 이격하여 형성되어 있음을 알 수 있다.As shown in the figure, the upper data line 65 and the lower data line 67 are separated from each other on the gate line 55 positioned at the boundary between the upper and lower portions of the display parts A1 and A2 so that one end thereof is spaced a predetermined distance apart. It can be seen that it is formed.
조금 더 상세히 표시부를 이루는 화소 및 경계부분의 화소 구조에 대해 설명하면, 가로방향으로 게이트 배선(53, 55)이 위치하고 있으며, 세로 방향으로 데이터 배선(65, 67)이 위치함으로써 상기 두 배선((53, 55), (65, 67))이 교차하여 화소영역(P)을 형성하고 있으며, 상기 화소영역(P) 내에는 상기 두 배선((53, 55), (65, 67))이 교차하는 지점에 박막 트랜지스터(Tr)가 구성되어 있으며, 상기 박막 트랜지스터(Tr)와 연결되어 화소영역(P) 별로 화소전극(90)이 형성되어 있다. 이때, 상기 화소전극(90)은 각 화소영역(P) 별로 그 일끝단이 경계에 위치한 게이트 배선(55)을 제외한 모든 게이트 배선(53)과 일부가 중첩하여 형성됨으로써 게이트 배선(53) 상에 형성된 스토리지 커패시터부(Cs)와 연결되어 있다. In more detail, the pixel structure of the display portion and the boundary portion pixel structure is described. The gate lines 53 and 55 are positioned in the horizontal direction, and the data lines 65 and 67 are positioned in the vertical direction. 53, 55, and (65, 67) intersect to form a pixel region P, and within the pixel region P, the two wires (53, 55, and (65, 67)) intersect. The thin film transistor Tr is formed at a point where the thin film transistor Tr is connected, and the pixel electrode 90 is formed in each pixel region P by being connected to the thin film transistor Tr. In this case, the pixel electrode 90 is formed on the gate wiring 53 by partially overlapping with all the gate wiring 53 except for the gate wiring 55 at one end of each pixel area P. It is connected to the formed storage capacitor part Cs.
하지만 전술한 구조를 갖는 분할구동 액정표시장치용 어레이 기판은 상기 상하부의 경계가 되는 게이트 배선(55) 상에서 소정간격 이격하여 분리되는 데이터 배선(65, 67) 있어, 상기 게이트 배선(55)의 선폭 제한으로 인해 상기 상하부 표시부(A1, A2)에 각각 분리되어 형성된 데이터 배선(65, 67) 일끝 사이의 이격된 충분한 공간 확보에 어려움이 있으며, 이러한 이격공간의 협소의 문제로 인해 상부 및 하부의 데이터 배선(65, 67)이 쇼트(short)가 발생할 가능성이 많으며, 상기 상부 및 하부의 데이터 배선(65, 67)간의 쇼트(short)가 발생한 것을 알았다 하더라도 이를 리페어(repair) 하는 데에는 어려움이 있다. However, an array substrate for a split-drive liquid crystal display device having the above-described structure has data wires 65 and 67 separated from each other by a predetermined distance on the gate wires 55, which are upper and lower boundaries, so that the line width of the gate wires 55 is provided. Due to the limitation, it is difficult to secure sufficient space spaced apart between the ends of the data lines 65 and 67 formed on the upper and lower display portions A1 and A2, respectively. There is a high possibility that a short occurs in the wirings 65 and 67, and even though it is known that a short occurs between the upper and lower data lines 65 and 67, it is difficult to repair the wirings.
본 발명은 상기 전술한 종래의 문제점을 해결하기 위해 안출된 것으로서, 화상 분할의 경계에 형성된 게이트 배선에 홀을 형성함으로써 상부와 하부 데이터 배선이 쇼트(short)되는 것을 방지하고 나아가, 쇼트(short)가 발생하더라도 추후 공정 진행으로 이미 쇼트(short)된 부분을 단선이 용이한 구조의 분할구동 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and prevents the short circuit of the upper and lower data lines by forming holes in the gate wirings formed at the boundary of the image segmentation, and further, the short. The present invention aims to provide an array substrate for a split-drive liquid crystal display device having a structure in which a short circuit is easily disconnected even after the process has been performed.
상기의 목적을 이루기 위한 본 발명의 실시예에 의한 중앙의 화상을 표시하는 표시부와, 상기 표시부 외측으로 상부 및 하부에 외부의 제 1, 2 데이터 구동회로와 각각 연결되는 제 1, 2 데이터 패드부와, 상기 표시부의 좌측 또는 우측의 외부의 게이트 구동회로와 연결되는 게이트 패드부로 정의되며, 상기 표시부를 상부와 하부의 제 1, 2 영역으로 분리하여 상기 제 1, 2 영역이 상기 제 1, 2 데이터 패드부를 통해 연결된 제 1, 2 데이터 구동회로에 의해 각각 구동되는 분할구동 액정표시장치용 어레이 기판은 기판과; 상기 기판 상의 제 1, 2 영역에 가로 방향으로 일정간격 이격하여 형성된 다수의 제 1 게이트 배선과; 상기 제 1, 2 영역의 경계에 상기 제 1 게이트 배선과 동일한 간격을 가지며 형성된 하나의 제 2 게이트 배선과; 상기 제 1, 2 게이트 배선 상부로 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 제 1, 2 게이트 배선과 교차하여 화소를 정의하며, 상기 제 2 게이트 배선 상에서 소정간격 이격하여 제 1, 2 영역에 각각 분리하여 형성된 다수의 제 1, 2 영역 데이터 배선과; 상기 제 1, 2 게이트 배선과, 제 1, 2 영역 데이터 배선의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터 위로 전면에 박막 트랜지스터를 일부 노출시키는 드레인 콘택홀과 제 2 게이트 배선 상의 제 1, 2 영역 데이터 배선이 이격된 영역에 소정의 폭과 너비를 갖는 분리홀을 갖는 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 박막 트랜지스터와 연결되는 화소전극을 포함한다. According to an embodiment of the present invention for achieving the above object, a display unit for displaying a central image, and the first and second data pad units connected to the first and second data driving circuits on the upper and lower sides of the display unit, respectively. And a gate pad part connected to an external gate driving circuit on the left or right side of the display unit, wherein the display unit is divided into upper and lower first and second regions so that the first and second regions are the first and second regions. An array substrate for a divided driving liquid crystal display device driven by first and second data driving circuits connected through a data pad unit, respectively; A plurality of first gate wires formed to be spaced apart at regular intervals in the first and second areas on the substrate in a horizontal direction; One second gate wiring formed at a boundary between the first and second regions at the same interval as the first gate wiring; A gate insulating film formed on an entire surface of the first and second gate wires; A plurality of first and second region data lines formed on the gate insulating layer to intersect the first and second gate lines and separated from the first and second areas on the second gate line by a predetermined distance; A thin film transistor formed at an intersection of the first and second gate lines and the first and second region data lines; A protective layer having a drain contact hole exposing a part of the thin film transistor on the front surface of the thin film transistor and a separation hole having a predetermined width and width in a region spaced apart from the first and second region data lines on the second gate line; And a pixel electrode connected to the thin film transistor through the drain contact hole on the passivation layer.
또한, 상기 분리홀에 대응하여 상기 제 2 게이트 배선 자체가 패터닝되어 상기 분리홀보다 더욱 넓은 폭과 너비를 갖는 배선홀을 더욱 구비한 것이 특징이다. In addition, the second gate wiring itself is patterned corresponding to the separation hole, and thus the wiring hole having a wider width and width than the separation hole is further provided.
이때, 상기 분리홀은 게이트 절연막까지 연장 형성된 것이 특징이다. In this case, the separation hole is characterized by extending to the gate insulating film.
또한, 상기 제 2 게이트 배선상에서 이격하여 형성된 상기 제 1, 2 영역 데이터 배선간의 이격된 소정간격은 8㎛보다 크고 게이트 배선의 선폭보다는 작은 것이 바람직하며, 이때, 상기 제 1, 2 영역 데이터 배선간의 이격된 영역 내에 형성된 분리홀은 그 폭이 4㎛ 내지 8㎛인 것이 바람직하다. In addition, the predetermined distance between the first and second region data lines formed on the second gate wiring line may be greater than 8 μm and smaller than the line width of the gate line. Preferably, the separation holes formed in the spaced areas have a width of 4 μm to 8 μm.
또한, 상기 화소전극은 드레인 콘택홀 내의 측면을 통해 박막 트랜지스터의 드레인 전극과 접촉하는 것이 특징이다. In addition, the pixel electrode is in contact with the drain electrode of the thin film transistor through a side surface of the drain contact hole.
본 발명의 실시예에 의한 중앙의 화상을 표시하는 표시부와, 상기 표시부 외측으로 상부 및 하부에 외부의 제 1, 2 데이터 구동회로와 각각 연결되는 제 1, 2 데이터 패드부와, 상기 표시부의 좌측 또는 우측의 외부의 게이트 구동회로와 연결되는 게이트 패드부로 정의되며, 상기 표시부를 상부와 하부의 제 1, 2 영역으로 분리하여 상기 제 1, 2 영역이 상기 제 1, 2 데이터 패드부를 통해 연결된 제 1, 2 데이터 구동회로에 의해 각각 구동되는 분할구동 액정표시장치용 어레이 기판의 제조 방법은 기판 상의 제 1, 2영역에 가로방향으로 다수의 제 1 게이트 배선과 상기 제 1, 2 영역 중앙에 위치하며, 그 배선 자체에 소정의 폭과 너비를 가지며, 일정간격 이격하는 다수의 배선홀을 포함하는 제 2 게이트 배선과, 상기 각 게이트 배선 내에 상기 각 배선에서 분기한 게이트 전극을 형성하는 단계와; 상기 제 1, 2게이트 배선과 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극과 중첩하며 소정 면적을 갖는 반도체층을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 2 게이트 배선과 일끝이 중첩하며, 상기 제 2 게이트 배선 내에 구비된 배선홀을 사이에 두고 이격하여 분리되는 것을 특징으로 하는 각각 제 1, 2 영역으로 연장하는 다수의 제 1, 2 데이터 배선과, 상기 각 데이터 배선에서 분기하여 서로 소정간격 이격하며 각각 상기 반도체층과 접촉하는 소스 및 드레인 전극을 형성하는 단계와; 상기 제 1, 2 데이터 배선과 소스 및 드레인 전극 위로 전면에 보호층을 형성하는 단계와; 상기 보호층에 하부의 배선홀에 대응하는 부분에 배선홀까지 연장되어 기판을 노출시키는 분리홀과 드레인 전극의 측면과 기판의 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 분리홀과 드레인 콘택홀이 형성된 보호층 위로 상기 드레인 콘택홀의 내측면을 통해 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다. According to an embodiment of the present invention, a display unit for displaying a central image, first and second data pad units connected to external first and second data driving circuits on the upper and lower sides of the display unit, respectively, and the left side of the display unit Or a gate pad portion connected to an external gate driving circuit on the right side, wherein the display portion is divided into first and second regions of upper and lower portions so that the first and second regions are connected through the first and second data pad portions. A method of manufacturing an array substrate for a split-drive liquid crystal display device driven by one or two data driving circuits, respectively, is located in a plurality of first gate wirings in a horizontal direction in the first and second regions on the substrate and in the center of the first and second regions. And a second gate wiring having a predetermined width and width in the wiring itself, the second gate wiring including a plurality of wiring holes spaced apart from each other, and branched from each wiring in the respective gate wirings. Forming a gate electrode; Forming a gate insulating film over the first and second gate lines and the gate electrode; Forming a semiconductor layer overlying said gate electrode and having a predetermined area over said gate insulating film; One end overlaps with the second gate line on the gate insulating layer, and is separated by being spaced apart from each other with a wiring hole provided in the second gate line, respectively. Forming source and drain electrodes which are separated from each of the data wires and are separated from each other by predetermined distances, the source and drain electrodes being in contact with the semiconductor layer, respectively; Forming a protective layer on an entire surface of the first and second data lines and the source and drain electrodes; Forming a separation hole for exposing the substrate and a drain contact hole for exposing the side surface of the drain electrode and the substrate in a portion corresponding to the lower wiring hole in the protective layer; Forming a pixel electrode contacting the drain electrode through an inner side surface of the drain contact hole on the passivation layer on which the separation hole and the drain contact hole are formed.
이때, 상기 분리홀은 하부의 배선홀보다 작은 폭과 너비를 가짐으로써 상기 분리홀 형성시 제 2 게이트 배선이 상기 분리홀과 연결된 배선홀 측면으로 노출되지 않도록 하는 것이 특징이다. In this case, the separation hole has a width and a width smaller than that of the lower wiring hole so that the second gate wiring is not exposed to the side of the wiring hole connected to the separation hole when the separation hole is formed.
이때, 상기 보호층에 하부의 배선홀에 대응하는 부분에 배선홀까지 연장되어 기판을 노출시키는 분리홀과 드레인 전극의 측면과 기판의 노출시키는 드레인 콘택홀을 형성하는 단계는 상기 보호층에 분리홀과 드레인 콘택홀을 형성하여 상기 분리홀 내부의 쇼트된 제 1, 2 데이터 배선 부분을 노출시키며, 동시에 드레인 콘택홀을 통해 드레인 전극 일부를 노출시키는 단계와; 상기 노출된 분리홀 내의 쇼트된 제 1, 2 데이터 배선과 드레인 콘택홀 내의 드레인 전극을 에칭하여 그 하부의 게이트 절연막을 노출시키는 단계와; 상기 분리홀 및 드레인 콘택홀 내의 노출된 게이트 절연막을 에칭하여 기판을 노출시키는 단계로 이루어지는 것이 특징이다. In this case, the forming of the isolation hole extending to the wiring hole in the portion corresponding to the lower wiring hole in the protective layer to expose the substrate and the drain contact hole exposing the side of the drain electrode and the substrate may be performed in the protective layer. Forming a drain contact hole and exposing the shorted first and second data wire portions inside the separation hole, and simultaneously exposing a part of the drain electrode through the drain contact hole; Etching the shorted first and second data lines in the exposed separation hole and the drain electrode in the drain contact hole to expose a gate insulating layer thereunder; And etching the exposed gate insulating film in the separation hole and the drain contact hole to expose the substrate.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<제 1 실시예><First Embodiment>
도 5는 본 발명의 제 1 실시예에 의한 분할구동 액정표시장치용 어레이 기판의 상하부 경계 부분의 화소영역 일부를 도시한 평면도이다. 설명의 편의를 위해 어레이 기판의 표시부에 있어, 경계가 되는 표시부 중앙의 게이트 배선을 기준으로 상부에 위치한 표시부 영역을 제 1 영역, 상기 중앙의 게이트 배선을 기준으로 하부에 위치한 표시부 영역을 제 2 영역으로 정의한다. FIG. 5 is a plan view showing a part of a pixel area of an upper and lower boundary portions of an array substrate for a split driving liquid crystal display device according to a first embodiment of the present invention. For convenience of description, the display unit of the array substrate includes a first region of the display unit located on the basis of the gate wiring in the center of the display unit that is the boundary, and a display region of the second area located below the gate wiring of the center. It is defined as
도시한 바와 같이, 가로방향으로 다수의 게이트 배선(103, 105)이 서로 일정간격 이격하여 연장하고 있으며, 상기 게이트 배선(103, 105)과 교차하도록 세로방향으로 다수의 데이터 배선(115, 117)이 연장하고 있다. 이때, 상기 데이터 배선(115, 117)은 표시부(A1, A2)에 있어 그 구동을 달리하는 제 1 영역(A1)과 제 2 영역(A2)에서 각각 분리되어 형성된 것이 특징이다. 즉, 도면에는 나타나지 않았으나, 제 1 영역(A1)의 데이터 배선(115)은 그 일끝이 상기 경계를 이루는 게이트 배선(105) 상에 위치하며 끊김없이 연장하여 제 1 영역(A1)의 외측 상부에 위치한 데이터 패드부(미도시)까지 연결되고 있으며, 제 2 영역(A2)의 데이터 배선(117)은 그 일끝이 상기 제 1 영역(A1)에 구비된 데이터 배선(115)의 일끝과 소정간격 이격하여 상기 경계의 게이트 배선(105) 상에 위치하고 있으며 하부로 연장하여 제 2 영역(A2)의 외측 하부에 위치한 데이터 패드부(미도시)와 연결되고 있다. 이때, 상기 표시부 중앙의 상하부 경계에 위치한 게이트 배선(105)상에서 제 1, 2 영역(A1, A2)의 데이터 배선(115, 117) 간 이격간격(W1)은 8㎛이상이 되고 있다. As illustrated, the plurality of gate wires 103 and 105 extend in the horizontal direction at regular intervals from each other, and the plurality of data wires 115 and 117 in the vertical direction intersect the gate wires 103 and 105. This is extending. In this case, the data lines 115 and 117 are formed separately from the first area A1 and the second area A2 of which the driving of the display units A1 and A2 is different. That is, although not shown in the drawing, the data line 115 of the first region A1 is positioned on the gate wiring 105 whose one end forms the boundary, and extends seamlessly to the outer upper portion of the first region A1. The data line 117 of the second area A2 is connected to the data pad unit (not shown), and one end thereof is spaced apart from one end of the data line 115 provided in the first area A1. The gate line 105 is positioned on the gate line 105 of the boundary, and extends downward to be connected to a data pad part (not shown) positioned at an outer lower portion of the second area A2. At this time, the spaced interval W1 between the data lines 115 and 117 of the first and second regions A1 and A2 is 8 µm or more on the gate line 105 positioned at the upper and lower boundary of the center of the display unit.
또한, 상기 데이터 배선(115, 117)과 게이트 배선(103, 105)의 교차지점에 있어서의 배선폭이 화소영역(P) 내의 배선폭보다 넓게 형성되고 있으며, 상기 교차부분에 위치한 게이트 배선(103, 105) 자체가 게이트 전극(107)을 형성하고 있는 것이 특징이다. 또한, 표시부 중앙에 위치하여 상하부 경계를 이루는 게이트 배선(이하 제 2 게이트 배선이라 칭한다.)(105) 상에서 제 1 영역(A1)의 데이터 배선(115)과 제 2 영역(A2)의 데이터 배선(117) 일끝 사이 이격된 영역에 대응하는 보호층(미도시) 및 게이트 절연막(미도시) 영역에 분리홀(133)이 형성된 것이 본 발명의 가장 큰 특징이다. 이때, 상기 분리홀(133)의 폭(W2)은 4㎛정도로 형성되는 것이 바람직하며, 최대 상기 제 1, 2 영역의 데이터 배선간 이격간격(W1) 보다는 작게 형성되는 것이 바람직하다. In addition, the wiring width at the intersection of the data wirings 115 and 117 and the gate wirings 103 and 105 is formed wider than the wiring width in the pixel region P, and the gate wiring 103 positioned at the intersection portion. 105 is itself a gate electrode 107. Further, the data line 115 of the first region A1 and the data line of the second region A2 are disposed on the gate line (hereinafter, referred to as a second gate line) 105 positioned at the center of the display unit and forming an upper and lower boundary. 117) The biggest feature of the present invention is that the separation holes 133 are formed in the protective layer (not shown) and the gate insulating layer (not shown) corresponding to the areas spaced between one end. In this case, it is preferable that the width W2 of the separation hole 133 is formed to be about 4 μm, and is smaller than the spacing interval W1 between the data lines of the first and second regions.
전술한 바와 같이, 제 2 게이트 배선(105) 상의 제 1, 2 영역(A1, A2)의 데이터 배선(115, 117) 간 이격된 영역에 분리홀(133)을 형성함으로써 상기 제 1, 2 영역(A1, A2)의 데이터 배선(115, 117) 간의 분리를 확실히 할 수 있으며, 혹 상기 제 1, 2 영역(A1, A2)의 데이터 배선(115, 117) 간 쇼트(short)가 발생한다 하여도 상기 보호층(미도시)에 분리홀(133)을 형성함으로써 상기 쇼트(short)되어 하나의 배선으로 형성된 데이터 배선을 분리할 수 있으므로 데이터 배선의 쇼트로 인한 불량을 방지할 수 있다. As described above, the first and second regions are formed by forming the separation holes 133 in the areas spaced between the data lines 115 and 117 of the first and second regions A1 and A2 on the second gate line 105. The separation between the data wires 115 and 117 of the A1 and A2 can be secured, or a short between the data wires 115 and 117 of the first and second areas A1 and A2 occurs. In addition, by forming the separation hole 133 in the protective layer (not shown), the short (short) data wire formed by one wire may be separated, thereby preventing a defect due to a short of the data wire.
다음, 각 데이터 배선(115, 117)의 게이트 배선(103, 105)과 교차하는 부분에 있어, 상기 각 데이터 배선(115. 117)에서 분기하여 소스 전극(119)이 형성되어 있으며, 상기 소스 전극(119)에서 소정간격 이격하여 드레인 전극(121)이 형성됨으로써 상기 소스 및 드레인 전극(119, 121)과 그 하부에 형성된 반도체층(113) 및 게이트 전극(107)을 포함하여 스위칭 소자인 박막 트랜지스터(Tr)를 형성하고 있다. 또한, 화소영역(P)에는 투명 도전성 물질로써 상기 게이트 배선(103, 105)과 데이터 배선(115, 117)에서 소정간격 이격하여 화소전극(140)이 형성되어 있으며, 이때 상기 화소전극(140)은 박막 트랜지스터(Tr)의 드레인 전극(121)과 드레인 콘택홀(129)을 통해 연결되고 있다. 또한, 상기 화소전극(140)은 제 2 게이트 배선(105)을 제외한 제 1, 2 영역(A1, A2) 내의 모든 게이트 배선(이하 제 1 게이트 배선이라 칭함)(103)과 화소영역(P) 내에서 그 일측이 오버랩되고 있으며, 상기 화소전극(140)과 오버랩된 게이트 배선 영역에는 상기 화소전극(140)으로 인가된 신호전압을 유지할 수 있는 전하를 공급할 수 있도록 스토리지 커패시터(Cs)가 형성되어 있으며, 상기 화소전극(140)은 상기 스토리지 커패시터(Cs)와 스토리지 콘택홀(131)을 통해 연결되어 있다.Next, at the portion where each of the data wires 115 and 117 intersect with the gate wires 103 and 105, the source electrode 119 is formed by branching from each of the data wires 115 and 117. The drain electrode 121 is formed at a predetermined interval from 119 to include the source and drain electrodes 119 and 121, the semiconductor layer 113 and the gate electrode 107 formed thereunder, and a thin film transistor as a switching element. (Tr) is formed. In addition, the pixel electrode 140 is formed in the pixel region P by a predetermined distance from the gate lines 103 and 105 and the data lines 115 and 117 as a transparent conductive material. In this case, the pixel electrode 140 is formed. Is connected to the drain electrode 121 and the drain contact hole 129 of the thin film transistor Tr. In addition, the pixel electrode 140 includes all the gate wirings (hereinafter, referred to as first gate wiring) 103 and the pixel region P in the first and second regions A1 and A2 except for the second gate wiring 105. One side thereof overlaps with each other, and a storage capacitor Cs is formed in the gate wiring region overlapping the pixel electrode 140 to supply a charge to maintain the signal voltage applied to the pixel electrode 140. The pixel electrode 140 is connected to the storage capacitor Cs through the storage contact hole 131.
다음, 전술한 분할구동 액정표시장치용 어레이 기판의 데이터 배선이 각 영역간 분리되는 경계부분의 단면구조에 대해 설명한다.Next, a cross-sectional structure of a boundary portion in which data wirings of the above-mentioned divided driving liquid crystal display array substrate are separated between respective regions will be described.
도 6은 도 5를 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도이다. 6 is a cross-sectional view taken along the line II-II of FIG. 5.
도시한 바와 같이, 투명한 기판(101) 상에 제 2 게이트 배선(105)이 형성되어 있으며, 상기 제 2 게이트 배선(105) 위로 전면에 게이트 절연막(110)이 형성되어 있다. As illustrated, a second gate line 105 is formed on the transparent substrate 101, and a gate insulating layer 110 is formed on the entire surface of the second gate line 105.
다음, 상기 게이트 절연막(110) 위로 소정간격 이격하여 제 1 영역(A1)과 제 2 영역(A2)의 데이터 배선(115, 117)이 형성되어 있으며, 상기 각 영역의 데이터 배선(115, 117) 위로 분리홀(133)을 갖는 보호층(127)이 형성되어 있다. 이때, 상기 보호층(127)상의 분리홀(133)은 하부의 게이트 절연막(110)까지 연장하여 형성됨으로써 제 2 게이트 배선(105) 일부를 노출시키며 형성된 것이 특징이다. 이때, 상기 게이트 절연막(110)까지 연장되어 제 2 게이트 배선(105) 일부를 노출시키는 분리홀(133)은 보호층(127) 형성 후 상기 보호층(127)과 하부의 게이트 절연막(110)을 동시에 식각함으로써 형성된 것이 특징이며, 이때, 상기 분리홀(113)의 폭(W2)은 4㎛정도가 되며, 상기 제 2 게이트 배선(105) 상에서 분리된 제 1, 2 영역의 데이터 배선(115, 117)은 상기 분리홀(133)의 폭(W2)보다 넓은 이격간격을 가지며 형성된 것이 특징이다. Next, the data wirings 115 and 117 of the first region A1 and the second region A2 are formed on the gate insulating layer 110 at predetermined intervals, and the data wirings 115 and 117 of the respective regions are formed. A protective layer 127 having a separation hole 133 is formed thereon. In this case, the separation hole 133 on the protective layer 127 is formed by extending to the lower gate insulating layer 110 to expose a portion of the second gate wiring 105. In this case, the separation hole 133 extending to the gate insulating layer 110 to expose a part of the second gate wiring 105 may form the protective layer 127 and then form the protective layer 127 and the lower gate insulating layer 110. It is formed by etching at the same time, in this case, the width (W2) of the separation hole 113 is about 4㎛, the data line 115 of the first and second regions separated on the second gate wiring 105, 117 is a spaced interval larger than the width (W2) of the separation hole 133 is characterized in that formed.
전술한 구조에 있어서, 제 1, 2 영역의 데이터 배선(115, 117)이 쇼트(short)되었다 할지라도 보호층(127) 형성 후 분리홀(133)을 형성하는 과정에서 상기 쇼트(short)된 데이터 배선 부분을 식각하는 공정을 진행하게 되므로 분할구동 영역간의 데이터 배선이 쇼트(short)되는 불량을 방지할 수 있다.In the above-described structure, even if the data lines 115 and 117 of the first and second regions are shorted, the shorted portions are formed in the process of forming the separation hole 133 after the protective layer 127 is formed. Since the process of etching the data wiring portion is performed, a defect in which the data wiring between the divided driving regions is shortened can be prevented.
하지만, 전술한 제 1 실시예에 의한 분할구동 액정표시장치용 어레이 기판은 제 1, 2 영역 간 데이터 배선의 쇼트를 방지하고자 구성한 분리홀로 인해 하부의 제 2 게이트 배선 자체가 노출됨으로써 이후 공정 진행시 약액 등에 침식되는 문제가 있다. However, in the division driving liquid crystal display array substrate according to the first embodiment described above, the second gate wiring itself is exposed due to the separation hole configured to prevent the short circuit of the data wiring between the first and second regions. There is a problem of erosion of chemical liquids.
따라서, 전술한 제 1 실시예을 보완한 구조를 갖는 분할구동 액정표시장치용 어레이 기판에 대해 제 2 실시예를 통해 제안한다. Accordingly, an array substrate for a split-drive liquid crystal display device having a structure complementing the above-described first embodiment is proposed through the second embodiment.
<제 2 실시예>Second Embodiment
도 7은 본 발명의 제 2 실시예에 의한 분할구동 액정표시장치용 어레이 기판 일부를 도시한 것이며, 도 8은 도 7을 절단선 Ⅲ-Ⅲ를 따라 절단한 단면을 도시한 것이다. FIG. 7 illustrates a part of an array substrate for a split driving liquid crystal display according to a second exemplary embodiment of the present invention, and FIG. 8 illustrates a cross section taken along a cutting line III-III of FIG. 7.
본 발명의 제 2 실시예에 의한 분할구동 액정표시장치용 어레이 기판은 도시한 바와 같이, 제 1 실시예와 거의 동일하게 구성되고 있다. 따라서, 제 1 실시예와 차이가 있는 부분에 대해서만 설명한다.The array substrate for split driving liquid crystal display according to the second embodiment of the present invention is constituted almost the same as the first embodiment as shown. Therefore, only portions that differ from the first embodiment will be described.
제 1 실시예에서는 표시부의 상하부 경계를 이루는 제 2 게이트 배선 상에 서로 이격하여 형성된 데이터 배선 사이의 영역의 보호층 및 게이트 절연막에 분리홀을 형성함으로써 하부의 게이트 배선 일부를 노출시키는 구조로 형성하였으나, 제 2 실시예에서는 표시부 중앙의 제 1, 2 영역(A1, A2) 간 경계에 형성된 제 2 게이트 배선(205) 상에 그 일끝 일부가 상기 제 2 게이트 배선(205)과 각각 중첩하며 서로 소정간각 이격하며 형성된 제 1, 2 영역의 데이터 배선(215, 217)간의 상기 이격된 영역에 대응하는 제 2 게이트 배선 영역에 상부의 보호층(227) 및 게이트 절연막(210) 상에 구비된 분리홀(233)보다 소정간격 더 넓은 폭과 너비를 갖는 배선홀(209)이 형성된 구조를 갖는 것이 특징이다.In the first embodiment, the isolation layer is formed in the protective layer and the gate insulating layer of the area between the data lines formed on the second gate line forming the upper and lower boundary of the display unit to expose a portion of the lower gate line. In the second embodiment, a portion of one end of the second gate line 205 overlaps the second gate line 205 on the second gate line 205 formed at the boundary between the first and second regions A1 and A2 in the center of the display unit. Separation holes provided on the passivation layer 227 and the gate insulating layer 210 in the second gate wiring region corresponding to the spaced apart region between the data wirings 215 and 217 of the first and second regions spaced apart from each other. It is characterized in that it has a structure in which a wiring hole 209 having a width and a width wider than a predetermined interval is formed.
즉, 기판(201) 상에 제 1, 2 게이트 배선(203, 205)을 형성 시 상부 및 하부 표시부(A1, A2)의 경계가 되는 제 2 게이트 배선(205)에는 그 배선(205) 자체의 일부영역을 식각하여 제거함으로써 배선홀(209)을 구비한 것을 특징으로 하고 있다.That is, when the first and second gate wirings 203 and 205 are formed on the substrate 201, the second gate wiring 205 which is the boundary between the upper and lower display portions A1 and A2 is formed of the wiring 205 itself. The wiring hole 209 is provided by etching and removing a part of the region.
따라서, 추후 공정에 의해 제 1, 2 영역(A1, A2)에서 각각 분리되는 제 1, 2 영역의 데이터 배선(215, 217)을 형성하고, 상기 제 1,2 영역의 데이터 배선(215, 217) 간 이격한 영역에 대응하여 형성된 보호층(227) 및 게이트 절연막(210) 상의 분리홀(233)보다 더 넓은 면적을 가지며 상기 분리홀(233)과 중첩하여 제 2 게이트 배선(205) 내에 배선홀(209)이 형성됨으로써 상기 제 2 게이트 배선(205) 자체가 제 1 실시예와 같이 분리홀(233)에 의해 노출되는 것을 방지하게 된다.Therefore, the data wirings 215 and 217 of the first and second regions respectively separated from the first and second regions A1 and A2 are formed by a later process, and the data wirings 215 and 217 of the first and second regions are formed. ) Has a larger area than the protective layer 227 and the separation hole 233 formed on the gate insulating layer 210 corresponding to the spaced apart area, and overlaps the separation hole 233 to be wired in the second gate wiring 205. The hole 209 is formed to prevent the second gate wiring 205 itself from being exposed by the separation hole 233 as in the first embodiment.
전술한 제 2 실시예에 의해서도 상기 상부 및 하부의 표시부 경계에 위치한 제 2 게이트 배선 상에서 제 1 및 제 2 영역의 데이터 배선이 분리되지 않고 쇼트(short)되었다 하여도 보호층 및 게이트 절연막에 분리홀을 형성하는 단계에서 식각됨으로써 제 1, 2영역의 데이터 배선 간 쇼트(short)에 의한 표시품질 저하를 방지할 수 있다. According to the second embodiment described above, even if the data wirings of the first and second regions are shorted without being separated on the second gate wirings positioned at the upper and lower display portion boundaries, the separation holes are formed in the protective layer and the gate insulating film. The etching may be performed at the step of forming the first and second regions to prevent display quality degradation due to a short between the data wires of the first and second regions.
전술한 구조를 갖는 분할구동 액정표시장치용 어레이 기판의 제조 방법에 대해 간단히 설명한다. A manufacturing method of an array substrate for a split drive liquid crystal display device having the above structure will be briefly described.
도 9a 내지 9e는 본 발명의 제 2 실시예에 의한 분할구동 액정표시장치용 어레이 기판의 제조 공정 평면도이며, 도 10a 내지 10e와 도 11a 내지 11e는 도 7을 각각 절단선 Ⅲ-Ⅲ와 Ⅳ-Ⅳ를 따라 절단한 영역의 제조 공정별 단면도이다. 9A to 9E are plan views of a process of manufacturing an array substrate for a split driving liquid crystal display device according to a second embodiment of the present invention, and FIGS. 10A to 10E and 11A to 11E are cut lines III-III and IV-, respectively. It is sectional drawing according to the manufacturing process of the area cut | disconnected along IV.
우선, 도 9a와 10a와 11a에 도시한 바와 같이, 투명한 기판(201) 상에 금속물질을 증착한 후, 포토레지스트를 상기 금속물질층 위로 도포한 후, 마스크(미도시)를 이용하여 노광하고, 상기 노광된 포토레지스트를 현상하고, 노출된 금속물질층을 에칭하고, 남아있는 포토레지스트를 스트립(strip)하는 등 일련의 공정으로 이루어진 패터닝 공정을 진행하여 가로방향으로 게이트 전극(207)을 포함하는 다수의 게이트 배선(203, 205)을 형성한다. 이때, 분할된 상부 및 하부 표시부 즉, 제 1, 2 영역(A1, A2)의 경계에 형성되는 제 2 게이트 배선(205)에는 그 배선(205) 내부를 패터닝함으로써 상기 배선(205) 중앙에 소정의 폭과 너비를 갖는 배선홀(209)을 일정간격으로 다수개 형성한다. 상기 배선홀(209)의 이격간격은 추후에 형성될 세로방향의 데이터 배선(미도시)과 상기 게이트 배선(203, 205)에 의해 정의되는 화소영역(미도시)의 가로길이 정도의 간격을 갖도록 하며, 상기 배선홀(209)의 폭은 4㎛ 내지 6㎛ 범위내에서 형성하는 것이 바람직하다.First, as shown in FIGS. 9A, 10A, and 11A, a metal material is deposited on a transparent substrate 201, and then a photoresist is applied onto the metal material layer, and then exposed using a mask (not shown). And a gate electrode 207 in a horizontal direction by developing a patterned process including developing the exposed photoresist, etching the exposed metal material layer, and stripping the remaining photoresist. A plurality of gate wirings 203 and 205 are formed. At this time, the second gate wiring 205 formed at the boundary between the divided upper and lower display parts, that is, the first and second regions A1 and A2, is patterned inside the wiring 205 to be predetermined in the center of the wiring 205. A plurality of wiring holes 209 having a width and a width thereof are formed at regular intervals. The spacing between the wiring holes 209 is such that there is an interval between the longitudinal data lines (not shown) to be formed later and the pixel areas (not shown) defined by the gate lines 203 and 205. In addition, the width of the wiring hole 209 is preferably formed within the range of 4㎛ 6㎛.
다음, 도 9b와 10b와 11b에 도시한 바와 같이, 상기 게이트 전극(207)을 포함하는 제 1,2 영역(A1, A2) 내의 제 1 게이트 배선(203)과 제 1, 2 영역(A1, A2)의 경계 부분에 다수의 배선홀(209)을 갖는 제 2 게이트 배선(205)이 형성된 기판(201) 전면에 무기절연물질을 증착하여 게이트 절연막(210)을 형성하고, 연속하여 상기 게이트 절연막(210) 위로 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)을 연속적으로 증착한 후, 패터닝하여 게이트 전극(207)을 덮는 위치에 액티브층(213a), 오믹콘택층(213b)을 갖는 반도체층(213)을 형성한다.Next, as shown in FIGS. 9B, 10B, and 11B, the first gate wiring 203 and the first and second regions A1 and A1 in the first and second regions A1 and A2 including the gate electrode 207 are provided. A gate insulating film 210 is formed by depositing an inorganic insulating material on the entire surface of the substrate 201 where the second gate wiring 205 having a plurality of wiring holes 209 is formed at the boundary of A2. The pure amorphous silicon (a-Si) and the impurity amorphous silicon (n + a-Si) are successively deposited on the 210, and then patterned to cover the gate electrode 207. The active layer 213a and the ohmic contact layer ( A semiconductor layer 213 having 213b is formed.
다음, 도 9c와 10c와 11c에 도시한 바와 같이, 상기 반도체층(213)이 형성된 기판(201) 상에 금속물질을 증착한 후, 패터닝하여 가로방향으로 형성된 제 1, 2 게이트 배선(203, 205)과 교차하여 화소영역(P)을 형성하도록 세로방향으로 배열되며, 제 2 게이트 배선(205) 상에서 상기 제 2 게이트 배선(205) 내에 구비된 다수의 배선홀(209)을 사이에 두고 그 일끝이 소정간격 이격함으로써 제 1 및 제 2 영역(A1, A2)에 각각 분리되는 다수의 제 1, 2 영역의 데이터 배선(215, 217)을 형성하고, 동시에 상기 반도체층(213) 상부에서 서로 일정간격 이격되는 소스 및 드레인 전극(219, 221)과 상기 화소영역(P) 내에 있어 상기 제 1, 2 영역(A1, A2)의 경계에 형성된 제 2 게이트 배선(205)을 제외한 모든 제 1 게이트 배선(203)에 있어, 상기 제 1 게이트 배선(203)과 일부 중첩하는 소정 영역을 갖는 제 2 스토리지 전극(223)을 형성한다. 이때, 상기 제 2 스토리지 전극(223)과 중첩되는 제 1 게이트 배선(203)의 소정영역은 제 1 스토리지 전극을 형성하게 된다. 이후, 상기 소스 및 드레인 전극(219, 221)을 마스크로 하여, 상기 두 전극(219, 221)이 이격된 구간의 오믹콘택층을 제거하고, 그 하부층인 액티브층(223a)을 노출시킴으로써 채널영역을 형성한다. 이때, 상기 게이트 전극(207)과 반도체층(223)과 소스 및 드레인 전극(219, 221)은 박막 트랜지스터(Tr)를 형성하게 된다. Next, as shown in FIGS. 9C, 10C, and 11C, the metal material is deposited on the substrate 201 on which the semiconductor layer 213 is formed, and then patterned to form the first and second gate wirings 203 formed in the horizontal direction. It is arranged in the vertical direction to cross the 205 to form the pixel region (P), the plurality of wiring holes 209 provided in the second gate wiring 205 on the second gate wiring 205 between them. One end is spaced a predetermined distance to form a plurality of data wirings 215 and 217 of the first and second regions, respectively, separated in the first and second regions A1 and A2, and at the same time, above each other on the semiconductor layer 213. All first gates except for the source and drain electrodes 219 and 221 spaced apart from each other and the second gate wiring 205 formed at the boundary between the first and second regions A1 and A2 in the pixel region P. The wiring 203 has a predetermined region partially overlapping the first gate wiring 203. The second storage electrode 223 is formed. In this case, a predetermined region of the first gate line 203 overlapping the second storage electrode 223 forms the first storage electrode. Subsequently, the ohmic contact layer in a section in which the two electrodes 219 and 221 are spaced apart from each other using the source and drain electrodes 219 and 221 as a mask is removed, and the channel layer is exposed by exposing the active layer 223a as a lower layer. To form. In this case, the gate electrode 207, the semiconductor layer 223, and the source and drain electrodes 219 and 221 form a thin film transistor Tr.
다음, 도 9d와 10d와 11d에 도시한 바와 같이, 상기 박막 트랜지스터(Tr) 및 노출된 게이트 절연막(210) 위로 무기절연물질을 증착한 후, 패터닝하여 드레인 전극(221)과 제 2 스토리지 전극(223) 일부를 노출시키는 드레인 콘택홀(229)과 스토리지 콘택홀(231)과, 동시에 상기 경계에 위치한 제 2 게이트 배선(205) 내에 구비된 배선홀(209)에 대응하여 패터닝 됨으로써 상기 배선홀(209)의 폭과 너비보다 작은 폭과 너비를 갖는 분리홀(233)을 갖는 보호층(227)을 형성한다. 이때, 상기 보보층(227) 상의 분리홀(233)은 하부의 게이트 절연막(210)을 포함하여 제 2 게이트 배선(205) 상에 형성된 배선홀(209)까지 연장되어 기판(201)을 노출시키도록 형성되는 것이 특징이다. 9D, 10D, and 11D, an inorganic insulating material is deposited on the thin film transistor Tr and the exposed gate insulating layer 210, and then patterned to form a drain electrode 221 and a second storage electrode ( 223. The wiring hole 229 is patterned to correspond to the drain contact hole 229 and the storage contact hole 231 that expose a part of the same, and at the same time to correspond to the wiring hole 209 provided in the second gate wiring 205 located at the boundary. A protective layer 227 having a separation hole 233 having a width and width smaller than the width and width of 209 is formed. In this case, the separation hole 233 on the beam layer 227 extends to the wiring hole 209 formed on the second gate wiring 205 including the lower gate insulating layer 210 to expose the substrate 201. It is characterized in that it is formed to.
이때, 기판(201)을 노출시키는 분리홀(233) 형성시 만약 데이트 배선(215, 217)의 형성단계에서 제 1, 2 영역의 경계에 위치한 제 2 게이트 배선(205) 상에서 상기 제 1, 2 영역의 데이터 배선(215, 217)이 쇼트가 발생하였을 경우, 상기 분리홀(233) 형성 시 상기 분리홀(233) 내에서 노출된 상기 쇼트된 제 1, 2 영역의 데이터 배선 부분을 제거함으로써 쇼트를 방지할 수 있다.In this case, when forming the separation hole 233 exposing the substrate 201, the first and second gates 205 may be disposed on the second gate wire 205 positioned at the boundary between the first and second regions in the formation of the data wires 215 and 217. When the data line 215 or 217 of the region is shorted, the short circuit is removed by removing the data line portions of the shorted first and second regions exposed in the separation hole 233 when the separation hole 233 is formed. Can be prevented.
이때, 상기 제 1, 2 영역의 데이터 배선(215, 217)을 노출시키는 드레인 콘택홀(229) 영역의 상기 노출된 데이터 배선 부분과 제 2 스토리지 전극(223)을 노출시키는 스토리지 콘택홀(231) 내의 상기 노출된 제 2 스토리지 전극 부분 또한 함께 제거되는 것이 특징이다. In this case, the storage contact hole 231 exposing the exposed data line portion and the second storage electrode 223 of the drain contact hole 229 region exposing the data lines 215 and 217 of the first and second regions. The exposed second storage electrode portion within is also removed together.
다음, 도 9e와 10e와 11e에 도시한 바와 같이, 상기 드레인 콘택홀(229)과 스토리지 콘택홀(231) 및 분리홀(233)을 구비한 보호층(227)이 형성된 기판(201) 전면에 투명 도전성 물질을 증착한 후, 패터닝하여 상기 드레인 콘택홀(229)을 통해 박막 트랜지스터(Tr)와 접촉하며, 동시에 스토리지 콘택홀(231)을 통해 제 2 스토리지 전극(223)과 접촉하는 화소전극(240)을 형성함으로써 분할구동 액정표시장치용 어레이 기판을 완성한다. 이때, 상기 화소전극(240)은 드레인 콘택홀(229)과 스토리지 콘택홀(231)을 통해 상기 드레인 콘택홀(229)과 제 2 스토리지 콘택홀(231)의 내의 측면으로 노출된 드레인 전극(221)과 제 2 스토리지 전극(223)과 각각 접촉하는 것이 특징이다. Next, as illustrated in FIGS. 9E, 10E, and 11E, a protective layer 227 including the drain contact hole 229, the storage contact hole 231, and the separation hole 233 is formed on the entire surface of the substrate 201. After depositing a transparent conductive material, the pixel electrode is patterned to contact the thin film transistor Tr through the drain contact hole 229 and at the same time to contact the second storage electrode 223 through the storage contact hole 231. By forming 240, the array substrate for the split driving liquid crystal display device is completed. In this case, the pixel electrode 240 is exposed to side surfaces of the drain contact hole 229 and the second storage contact hole 231 through the drain contact hole 229 and the storage contact hole 231. ) And the second storage electrode 223, respectively.
본 발명에 따른 분할구동 액정표시장치용 어레이 기판은 상부 및 하부의 화상 표시의 경계가 되는 게이트 배선 상에 분리홀을 구비함으로써 상부 및 하부의 표시부에 형성되는 데이터 배선의 쇼트 발생을 방지하는 효과가 있다.The array substrate for a split-drive liquid crystal display device according to the present invention has an effect of preventing the occurrence of short circuits of data wirings formed in the upper and lower display portions by providing separation holes on the gate wirings that are boundary of upper and lower image display. have.
또한, 데이터 배선의 형성 공정 진행 중 상부 및 하부 표시부의 경계에 위치한 게이트 배선상에서 분리 형성되어야 하는 데이터 배선에 쇼트가 발생하더라도 분리홀 형성 단계에서 쇼트된 부분의 데이터 배선을 이루는 금속물질을 식각 제거함으로써 데이터 배선간의 쇼트 불량을 더욱 방지하는 효과가 있다. In addition, even if a short occurs in the data line to be separated and formed on the gate line positioned at the boundary between the upper and lower display portions during the process of forming the data line, the metal material forming the data line of the shorted portion is removed by etching. There is an effect of further preventing short defects between data lines.
도 1은 일반적인 액정표시장치를 도시한 단면도.1 is a cross-sectional view showing a general liquid crystal display device.
도 2는 일반적인 분할구동 액정표시장치용 어레이 기판을 개략적으로 도시한 평면도. 2 is a plan view schematically showing an array substrate for a general divided driving liquid crystal display device;
도 3은 도 2의 화상이 분할되는 표시부 중앙의 분할구동의 경계가 되는 부분에 위치한 화소영역 일부를 도시한 도면.FIG. 3 is a view showing a part of a pixel area located at a portion that is a boundary of division driving in the center of the display unit in which the image of FIG. 2 is divided; FIG.
도 4는 도 3을 절단선 I-I를 따라 절단한 단면도.4 is a cross-sectional view taken along the cutting line I-I of FIG. 3.
도 5는 본 발명의 제 1 실시예에 의한 분할구동 액정표시장치용 어레이 기판의 상하부 경계 부분의 화소영역 일부를 도시한 평면도.FIG. 5 is a plan view showing a part of pixel regions of upper and lower boundary portions of an array substrate for a split driving liquid crystal display device according to a first embodiment of the present invention; FIG.
도 6은 도 5를 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도.6 is a cross-sectional view taken along the line II-II of FIG. 5.
도 7은 본 발명의 제 2 실시예에 의한 분할구동 액정표시장치용 어레이 기판 일부를 도시한 평면도.FIG. 7 is a plan view showing a part of an array substrate for a split driving liquid crystal display according to a second embodiment of the present invention; FIG.
도 8은 도 7을 절단선 Ⅲ-Ⅲ를 따라 절단한 단면도. 8 is a cross-sectional view taken along the line III-III of FIG. 7.
도 9a 내지 9e는 본 발명의 제 2 실시예에 의한 분할구동 액정표시장치용 어레이 기판의 제조 공정 평면도. 9A to 9E are plan views of a manufacturing process of an array substrate for a split driving liquid crystal display device according to a second embodiment of the present invention.
도 10a 내지 10e는 도 7을 절단선 Ⅲ-Ⅲ를 따라 절단한 영역의 제조 공정별 단면도. 10A to 10E are cross-sectional views of manufacturing processes of regions cut along line III-III of FIG. 7.
도 11a 내지 11e는 도 7을 절단선 Ⅳ-Ⅳ를 따라 절단한 영역의 제조 공정별 단면도. 11A to 11E are cross-sectional views of manufacturing processes of regions taken along a cutting line IV-IV of FIG. 7.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
201 : 기판 203, 205 : 제 1, 2 게이트 배선201: substrate 203, 205: first and second gate wiring
207 : 게이트 전극 209 : 배선홀207: gate electrode 209: wiring hole
213 : 반도체층 215, 217 : 제 1,2 영역의 데이터 배선 213: semiconductor layers 215 and 217: data wiring in first and second regions
219, 221 : 소스 및 드레인 전극219, 221: source and drain electrodes
223 : 제 2 스토리지 전극 229 : 드레인 콘택홀223: second storage electrode 229: drain contact hole
231 : 스토리지 콘택홀 233 : 분리홀 231: storage contact hole 233: separation hole
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