KR20050118513A - Method for gapfill of trench in semiconductor device - Google Patents
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Abstract
본 발명은 매우 큰 종횡비를 갖는 트렌치를 보이드없이 매립할 수 있는 반도체소자의 트렌치 매립 방법을 제공하기 위한 것으로, 본 발명의 트렌치 매립 방법은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 바닥 및 측벽에 측벽산화막을 형성하는 단계, 상기 측벽산화막 표면을 덮으면서 상기 트렌치의 바닥을 노출시키는 스페이서 형태의 라이너질화막을 형성하는 단계, 상기 노출된 트렌치의 바닥부분을 산화시켜 상기 트렌치를 일부 매립하는 실리콘산화막을 형성하는 단계, 및 상기 실리콘산화막 상에 상기 트렌치를 완전히 매립하도록 절연막을 형성하는 단계를 포함하며, 본 발명은 절연막(HDP, O3-TEOS) 형성전에 실리콘산화막을 트렌치의 바닥위로 미리 형성해주어 매립되어야할 트렌치의 종횡비를 감소시키므로써 보이드없이 트렌치를 매립할 수 있다.The present invention is to provide a trench filling method of a semiconductor device that can be buried without a void having a very large aspect ratio, the trench filling method of the present invention to form a trench by etching a silicon substrate to a predetermined depth, Forming a sidewall oxide film at the bottom and sidewalls of the trench, forming a spacer-type liner nitride film exposing the bottom of the trench while covering the surface of the sidewall oxide film, oxidizing the bottom portion of the exposed trench to oxidize the trench Forming a partially buried silicon oxide film, and forming an insulating film to completely fill the trench on the silicon oxide film, and the present invention provides a method for forming a silicon oxide film before forming an insulating film (HDP, O 3 -TEOS). Pre-formed on the floor to reduce the aspect ratio of the trench to be buried It can be embedded in a trench without voids.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 트렌치 매립 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a method for filling trenches in semiconductor devices.
반도체 소자가 고집적화되면서 디자인 룰(design rule)이 점점 작아지고 있다. 특히, 소자분리공정(Isolation) 중의 하나인 STI(Shallow Trench Isolation) 공정시에 트렌치를 매립하는 경우에 있어서 점점 작아지는 CD(Critical Demension)로 인해 트렌치의 종횡비(aspect ratio)가 점점 커지고 있다. 이러한 높은 종횡비를 갖는 트렌치를 채우기 위한 다양한 갭필(gap-fill) 방법들과 물질들이 제안되고 있다. As semiconductor devices are highly integrated, design rules are becoming smaller. In particular, in the case of filling the trench during the shallow trench isolation (STI) process, which is one of the device isolation processes, the aspect ratio of the trenches is gradually increased due to the smaller CD (critical depth). Various gap-fill methods and materials have been proposed to fill these high aspect ratio trenches.
일반적으로 갭필에 사용되는 물질은 BPSG(Boron Phosphorus Silicate Glass), O3-TEOS(Tetra Ethyl Ortho Silicate), 고밀도플라즈마산화막(HDP oxide) 등이 있다. 그러나, BPSG는 800℃ 이상의 고온 리플로우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 작은 트렌치를 갭필하기에는 부적합하다. 그리고, O3-TEOS은 BPSG보다 적은 열부담(thermal budget)을 갖지만 갭필 특성이 불량하여 고집적 반도체 소자에는 적용할 수 없다.Generally, materials used for the gap fill include boron phosphorus silicate glass (BPSG), tetra ethyl ortho silicate (O 3 -TEOS), and high density plasma oxide (HDP oxide). However, BPSG requires a high temperature reflow process of 800 ° C. or higher and is not suitable for gapfilling small trenches due to the large amount of etching during wet etching. In addition, although O 3 -TEOS has a less thermal budget than BPSG, the gap fill property is poor and thus cannot be applied to a highly integrated semiconductor device.
이러한 문제점을 해결하기 위해 도입된 것이 적은 열부담과 우수한 갭필 특성을 갖는 고밀도플라즈마산화막(이하, 'HDP 산화막'이라고 약칭)이다. In order to solve this problem, a high-density plasma oxide film (hereinafter referred to as 'HDP oxide film') having less heat load and excellent gap fill characteristics has been introduced.
도 1은 종래기술에 따른 반도체소자의 트렌치 매립 방법을 간략히 도시한 도면이다.1 is a view briefly illustrating a trench filling method of a semiconductor device according to the prior art.
도 1을 참조하면, 실리콘기판(11) 상에 패드산화막(12)과 패드질화막(13)의 순서로 적층된 패드패턴을 형성한 후, 패드패턴을 식각배리어로 실리콘기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한다.Referring to FIG. 1, after the pad patterns stacked on the silicon substrate 11 in the order of the pad oxide film 12 and the pad nitride film 13 are formed, the pad substrate is etched on the silicon substrate 11 with a predetermined depth. The trench 14 is formed by etching with
다음으로, 트렌치(14) 식각시 발생된 손상을 제거하기 위해 희생산화 및 희생산화막 제거 공정을 진행하고, 이어서 측벽산화를 실시하여 트렌치(14)의 바닥 및 측벽에 측벽산화막(15)을 형성한다.Next, a sacrificial oxidation and a sacrificial oxide film removing process is performed to remove the damage generated during the etching of the trench 14, and then sidewall oxidation is performed to form sidewall oxide films 15 on the bottom and sidewalls of the trench 14. .
다음으로, 트렌치(14)를 포함한 전면에 라이너질화막(Liner nitride, 16)과 라이너산화막(Liner oxide, 17)을 차례로 형성한다. 이때, 라이너질화막(16)은 실리콘기판(11)이 받는 스트레스를 완화시켜 리프레시 특성을 개선하기 위한 것이며, 라이너산화막(17)은 후속 고밀도플라즈마산화막 증착시 라이너질화막(16)이 식각되는 것을 방지하기 위한 것이다.Next, a liner nitride layer 16 and a liner oxide layer 17 are sequentially formed on the entire surface including the trench 14. At this time, the liner nitride film 16 is to relieve the stress of the silicon substrate 11 to improve the refresh characteristics, the liner oxide film 17 to prevent the liner nitride film 16 from being etched during the subsequent high-density plasma oxide film deposition It is for.
다음으로, 라이너산화막(17) 상에 트렌치(14)를 완전히 매립하도록 고밀도플라즈마산화막(18)을 증착한다.Next, the high density plasma oxide film 18 is deposited so as to completely fill the trench 14 on the liner oxide film 17.
상기한 종래기술은 트렌치를 매립하기 위해 고밀도플라즈마산화막(18)을 이용하고 있다.The conventional technique described above uses a high density plasma oxide film 18 to fill the trench.
그러나, 소자의 고집적화에 따라 CD(Critical Dimension)가 점점 감소하고 있고, 이에 따라 매립해야할 트렌치의 종횡비가 매우 커지고 있다. 즉, 고밀도플라즈마산화막을 적용하여 트렌치를 매립한다고 하더라도 수십 nm의 트렌치를 매립하는데는 한계가 있고, 특히 고집적화에 따라 종횡비(aspect ratio)가 7:1 이상으로 매우 커져 고밀도플라즈마산화막으로 트렌치를 보이드(void) 없이 완전히 매립하기 어렵다. However, with the high integration of the device, the CD (Critical Dimension) is gradually decreasing, and accordingly, the aspect ratio of the trench to be buried is very large. That is, even if a trench is applied by applying a high density plasma oxide film, there is a limit to filling a trench of several tens of nm, and in particular, the aspect ratio becomes very large as 7: 1 or more due to the high integration, and thus voids the trench with the It is difficult to bury it completely without void).
또한, 종래기술은 리프레시 개선을 위해 라이너질화막을 도입함에 따라 매우 큰 종횡비를 갖는 트렌치 매립이 더욱 어려워진다. In addition, the prior art makes it more difficult to fill a trench having a very large aspect ratio as a liner nitride film is introduced for refresh improvement.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 매우 큰 종횡비를 갖는 트렌치를 보이드없이 매립할 수 있는 반도체소자의 트렌치 매립 방법을 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a trench filling method of a semiconductor device capable of filling a trench having a very large aspect ratio without voids.
상기 목적을 달성하기 위한 본 발명의 트렌치 매립 방법은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 바닥 및 측벽에 측벽산화막을 형성하는 단계, 상기 측벽산화막 표면을 덮으면서 상기 트렌치의 바닥을 노출시키는 스페이서 형태의 라이너질화막을 형성하는 단계, 상기 노출된 트렌치의 바닥부분을 산화시켜 상기 트렌치를 일부 매립하는 실리콘산화막을 형성하는 단계, 및 상기 실리콘산화막 상에 상기 트렌치를 완전히 매립하도록 절연막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 스페이서 형태의 라이너질화막을 형성하는 단계는 상기 측벽산화막을 포함한 전면에 라이너질화막을 증착하는 단계, 및 상기 라이너질화막을 블랭킷 에치백하는 단계를 포함하는 것을 특징으로 하고, 상기 실리콘산화막은, 상기 트렌치의 바닥부분을 건식산화 또는 습식산화시켜 형성하는 것을 특징으로 한다. The trench filling method of the present invention for achieving the above object is to form a trench by etching a silicon substrate to a predetermined depth, forming a sidewall oxide film on the bottom and sidewalls of the trench, covering the trench while covering the sidewall oxide film surface Forming a spacer-type liner nitride film exposing the bottom of the trench, oxidizing the bottom portion of the exposed trench to form a silicon oxide film partially filling the trench, and completely filling the trench on the silicon oxide film And forming an insulating film, wherein forming the spacer-type liner nitride film includes depositing a liner nitride film on the entire surface including the sidewall oxide film, and blanket-etching the liner nitride film. Characterized in that, the silicon oxide Is, to the bottom part of the trench so as to form a wet oxidation or dry oxidation.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 매립 방법을 도시한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a trench filling method according to an exemplary embodiment of the present invention.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 적층한다. 여기서, 실리콘 기판(21)은 소정의 불순물을 포함한 실리콘 기판이며, 패드산화막(22)은 패드질화막(23) 증착시에 실리콘기판(21)에 가해지는 스트레스를 완충시키기 위한 것으로 50Å∼150Å 두께로 형성하고, 패드질화막(23)은 후속 화학적기계적연마공정시 연마정지막으로 사용하기 위한 것으로 500Å∼1000Å 두께로 형성한다. As shown in FIG. 2A, the pad oxide film 22 and the pad nitride film 23 are sequentially stacked on the silicon substrate 21. Here, the silicon substrate 21 is a silicon substrate containing predetermined impurities, and the pad oxide film 22 is for buffering the stress applied to the silicon substrate 21 when the pad nitride film 23 is deposited. The pad nitride film 23 is formed to have a thickness of 500 kPa to 1000 kPa for use as a polishing stop film in a subsequent chemical mechanical polishing process.
다음에, 실리콘 기판(21)의 소자분리 예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 소자분리용 다층 패드를 형성한다. Next, the pad nitride film 23 and the pad oxide film 22 are etched using a well-known photolithography process so that the device isolation region of the silicon substrate 21 is exposed, thereby forming a device separation multilayer pad.
다음으로, 다층패드, 바람직하게는 패드질화막(23)을 마스크로 하여, 실리콘기판(21)을 2000Å∼2500Å의 깊이로 식각하여 트렌치(24)를 형성한다.Next, the trench 24 is formed by etching the silicon substrate 21 to a depth of 2000 GPa to 2500 GPa by using the multilayer pad, preferably the pad nitride film 23 as a mask.
상기한 트렌치(24)를 형성하기 위한 건식 식각 공정으로 인하여, 트렌치(24)의 측벽에 실리콘 격자 결함(defect) 및 데미지(damage)가 발생될 수 있다. 이러한 실리콘 격자 결함 및 데미지를 감소시키기 위하여, 측벽산화(Wall oxidation) 공정을 진행한다. 이때, 측벽산화 공정은 건식산화 또는 습식산화를 이용한다. Due to the dry etching process for forming the trench 24, silicon lattice defects and damage may occur on the sidewalls of the trench 24. In order to reduce such silicon lattice defects and damage, a wall oxidation process is performed. At this time, the sidewall oxidation process uses dry oxidation or wet oxidation.
상기한 측벽산화공정에 의해 트렌치(24)의 바닥 및 측벽에 20Å∼200Å 두께의 측벽산화막(25)이 형성된다.By the sidewall oxidation process described above, a sidewall oxide film 25 having a thickness of 20 to 200 Å is formed on the bottom and sidewall of the trench 24.
다음으로, 측벽산화막(25)을 포함한 전면에 저압화학기상증착법(LPCVD) 또는 플라즈마화학기상증착법(PECVD)을 이용하여 라이너질화막(liner nitride, 26)을 형성한다. 여기서, 라이너질화막(26)은 실리콘 기판(21)과 이후 트렌치(24) 내부에 매립되어질 고밀도플라즈마산화막 사이에 열팽창 계수 차이로 인하여 발생되는 스트레스를 완충시키는 역할을 하며, 활성영역에 발생되는 디펙트(defect)가 트렌치(24) 내부로 확산되는 것을 차단하는 역할을 한다. 이러한 라이너질화막(26)으로는 실리콘질화막(Si3N4)이 이용될 수 있으며, 30Å∼150Å의 두께로 형성된다.Next, a liner nitride layer 26 is formed on the entire surface including the sidewall oxide layer 25 by using low pressure chemical vapor deposition (LPCVD) or plasma chemical vapor deposition (PECVD). Here, the liner nitride film 26 serves to buffer the stress generated due to the difference in thermal expansion coefficient between the silicon substrate 21 and the high density plasma oxide film to be embedded in the trench 24, and the defect generated in the active region. (defect) serves to block the diffusion into the trench (24). A silicon nitride film (Si 3 N 4 ) may be used as the liner nitride film 26, and is formed to have a thickness of 30 μs to 150 μs.
도 2b에 도시된 바와 같이, 블랭킷 에치백(Blanket etchback)을 통해 트렌치(24)의 바닥에 형성된 라이너질화막(26)을 제거한다. 즉, 트렌치(24)의 측벽에 라이너질화막(26a)을 스페이서 형태로 잔류시킨다. 이하, 잔류하는 라이너질화막(26a)을 '라이너질화막스페이서(26a)'라고 약칭한다.As shown in FIG. 2B, the liner nitride layer 26 formed at the bottom of the trench 24 is removed through a blanket etchback. That is, the liner nitride film 26a is left in the form of a spacer on the sidewall of the trench 24. Hereinafter, the remaining liner nitride film 26a is abbreviated as "liner nitride film spacer 26a".
위와 같은 블랭킷 에치백시 패드질화막(23) 상부의 라이너질화막(26)도 동시에 식각되기 때문에, 실질적으로 라이너질화막스페이서(26a)는 트렌치(24)의 측벽뿐만 아니라 패드산화막(22)과 패드질화막(23)의 측벽까지 연장된 스페이서 형태를 갖는다.Since the liner nitride layer 26 on the pad nitride layer 23 at the time of the blanket etch back is etched at the same time, the liner nitride layer spacer 26a may not only have a sidewall of the trench 24 but also a pad oxide layer 22 and a pad nitride layer ( 23) in the form of a spacer extending up to the sidewalls.
상기한 일련의 공정에 의해 잔류하는 라이너질화막스페이서(26a)는 여전히 트렌치(24)의 측벽에 잔류하므로 리프레시 특성을 개선할 수 있다. 즉, 트렌치(24)에 매립되는 절연막으로부터 활성영역으로 불순물이 침투하는 것을 차단하면서, 활성영역에 발생되는 디펙트(defect)가 트렌치(24) 내부로 확산되는 것을 차단할 수 있다.The liner nitride film spacer 26a remaining by the series of processes described above still remains on the sidewall of the trench 24, so that the refresh characteristics can be improved. That is, while preventing impurities from penetrating into the active region from the insulating film embedded in the trench 24, it is possible to prevent the defects generated in the active region from diffusing into the trench 24.
도 2c에 도시된 바와 같이, 라이너질화막스페이서(26a) 형성후에 노출된 트렌치(24)의 바닥을 산화시켜 실리콘산화막(27a, 27b)을 형성한다.As shown in FIG. 2C, after forming the liner nitride film spacer 26a, the bottoms of the exposed trenches 24 are oxidized to form silicon oxide films 27a and 27b.
이때, 실리콘산화막(27a, 27b)의 산화 공정시 트렌치(24)의 바닥을 계면으로 1/2씩 양쪽 방향으로 두께가 증가하므로 실리콘산화막(27a, 27b)은 트렌치(24)의 바닥 위로 형성됨과 동시에 트렌치(24)의 바닥 아래에도 형성된다. 여기서, 트렌치(24)의 바닥 아래에 형성된 실리콘산화막(27b)은 소자로 사용되지 않는 부분에 형성된 것이므로 소자 동작에 아무런 영향을 미치지 않는다. 한편, 트렌치(24)의 측벽은 라이너질화막스페이서(26a)가 존재하기 때문에 산화가 진행되지 않으며, 트렌치의 바닥모서리부분에 버즈빅(bird's beak) 형태로 실리콘산화막(27a, 27b)이 성장될 수 있으나, 이또한 소자로 사용되지 않는 바닥 부분이므로 소자 동작에 아무런 영향을 미치지 않는다.At this time, the thickness of the silicon oxide films 27a and 27b increases in both directions by ½ of the bottom of the trench 24 at the interface, so that the silicon oxide films 27a and 27b are formed on the bottom of the trench 24. At the same time, it is formed under the bottom of the trench 24. Here, the silicon oxide film 27b formed under the bottom of the trench 24 is formed in a portion which is not used as an element, and thus does not affect the operation of the element. On the other hand, since the sidewalls of the trench 24 are not oxidized because the liner nitride film spacer 26a is present, the silicon oxide films 27a and 27b may be grown in a bird's beak shape at the bottom edge of the trench. However, this also has no effect on the operation of the device because it is not used as the bottom portion.
상기한 실리콘산화막(27a, 27b)을 형성하기 위한 산화공정은 건식산화 또는 습식산화가 모두 가능하며, 실리콘산화막(27a, 27b)의 각 두께는 100Å∼2000Å이 바람직하다.The oxidation process for forming the silicon oxide films 27a and 27b can be either dry oxidation or wet oxidation, and the thickness of each of the silicon oxide films 27a and 27b is preferably 100 kPa to 2000 kPa.
위와 같은 일련의 공정에 의해 실리콘산화막(27a, 27b), 특히 트렌치(24)의 바닥위에 실리콘산화막(27a)을 형성하면 매립되어야할 트렌치(24)의 종횡비, 특히 깊이가 감소한다. By forming the silicon oxide films 27a and 27b on the bottom of the trench 24 by the series of processes described above, the aspect ratio, particularly the depth, of the trench 24 to be buried is reduced.
도 2d에 도시된 바와 같이, 실리콘산화막(27a, 27b)이 형성된 결과물의 전면에 라이너산화막(28)을 증착한다. 이때, 라이너산화막(28)은 후속 공정으로 트렌치(24)를 매립하기 위해 진행되는 고밀도플라즈마산화막(HDP Oxide)의 증착시 발생하는 플라즈마데미지(plasma damage)와 산소 가스에 의한 라이너질화막(26)의 식각 및 산화를 방지하는 버퍼층 역할을 한다. 이때, 라이너산화막(28)은 20Å∼150Å의 두께로 형성한다.As shown in FIG. 2D, a liner oxide film 28 is deposited on the entire surface of the resultant formed silicon oxide films 27a and 27b. At this time, the liner oxide film 28 is a plasma damage generated during the deposition of the high density plasma oxide film (HDP Oxide) proceeds to fill the trench 24 in the subsequent process of the liner nitride film 26 by oxygen gas It acts as a buffer layer to prevent etching and oxidation. At this time, the liner oxide film 28 is formed to a thickness of 20 kPa to 150 kPa.
상기한 라이너산화막은 생략할 수도 있다. The liner oxide film may be omitted.
다음으로, 라이너산화막(28) 상에 트렌치를 완전히 매립하도록 고밀도플라즈마산화막(29)을 증착한다. 이때, 고밀도플라즈마산화막(29)은 실리콘산화막(27)이 트렌치(24)의 바닥부분을 미리 채우고 있기 때문에 그 증착두께가 작아도 되며, 특히 실리콘산화막(27)에 의해 트렌치(24)의 종횡비가 감소된 상태이므로 보이드없이 트렌치(24)를 충분히 매립할 수 있다.Next, a high density plasma oxide film 29 is deposited to completely fill the trench on the liner oxide film 28. In this case, since the silicon oxide film 27 fills the bottom portion of the trench 24 in advance, the deposition thickness of the high density plasma oxide film 29 may be small. In particular, the aspect ratio of the trench 24 is reduced by the silicon oxide film 27. In this state, the trench 24 can be sufficiently buried without voids.
한편, 트렌치(24)를 매립하는 절연막은 고밀도플라즈마산화막(29)외에 O3-TEOS막을 적용할 수도 있다. 예컨대, 트렌치의 종횡비를 감소시킨 상태이므로 O3-TEOS의 갭필 특성이 양호해진다.As the insulating film filling the trench 24, an O 3 -TEOS film may be used in addition to the high density plasma oxide film 29. For example, since the aspect ratio of the trench is reduced, the gap fill characteristic of O 3 -TEOS becomes good.
후속 공정으로, 도시되지 않았지만, 패드질화막(23) 표면이 드러날때까지 고밀도플라즈마산화막(29)을 화학적기계적연마를 통해 평탄화한다. 그리고 나서, 패드질화막(23)과 패드산화막(22)을 선택적으로 제거하여 최종적으로 STI 구조의 소자분리구조를 완성한다. In a subsequent process, although not shown, the high density plasma oxide film 29 is planarized through chemical mechanical polishing until the surface of the pad nitride film 23 is exposed. Then, the pad nitride film 23 and the pad oxide film 22 are selectively removed to finally complete the device isolation structure of the STI structure.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 트렌치를 절연막으로 매립하기 전에 트렌치의 바닥부분에 산화공정을 통해 실리콘산화막을 형성하여 트렌치의 종횡비를 감소시키므로써 수십nm의 트렌치를 보이드없이 충분히 매립할 수 있는 효과가 있다.According to the present invention, the silicon oxide film is formed in the bottom portion of the trench through the oxidation process before the trench is filled with the insulating layer, thereby reducing the trench aspect ratio, thereby effectively filling the trench with several tens of nm without voiding.
또한, 본 발명은 라이너질화막을 사용하면서도 수십nm의 트렌치를 충분히 매립하므로 소자의 리프레시 특성 개선 및 수율 향상을 구현할 수 있는 효과가 있다. In addition, the present invention has the effect of realizing the improvement of the refresh characteristics and the yield of the device, since the trench is filled with dozens of nm sufficiently while using the liner nitride film.
도 1은 종래기술에 따른 반도체소자의 트렌치 매립 방법을 간략히 도시한 도면,1 is a view schematically showing a trench filling method of a semiconductor device according to the prior art;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 트렌치 매립 방법을 도시한 공정 단면도.2A through 2D are cross-sectional views illustrating a trench filling method according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 실리콘 기판 22 : 패드산화막21 silicon substrate 22 pad oxide film
23 : 패드질화막 24 : 트렌치23: pad nitride film 24: trench
25 : 측벽산화막 26 : 라이너질화막25 side wall oxide film 26 liner nitride film
26a : 라이너질화막스페이서 27a, 27b : 실리콘산화막26a: liner nitride film spacer 27a, 27b: silicon oxide film
28 : 라이너산화막 29 : 고밀도플라즈마산화막 28: liner oxide film 29: high density plasma oxide film
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|---|---|---|---|
| KR1020040043644A KR20050118513A (en) | 2004-06-14 | 2004-06-14 | Method for gapfill of trench in semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220083701A (en) | 2019-10-18 | 2022-06-20 | 이데미쓰 고산 가부시키가이샤 | Process for the preparation of propylene oligomers |
-
2004
- 2004-06-14 KR KR1020040043644A patent/KR20050118513A/en not_active Application Discontinuation
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