KR20050117967A - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 PR 애싱(ashing) 및 리프트-오프(lift-off) 방식을 이용하여 나노 규격을 갖는 다양한 형태 · 물질로 구성된 구조물을 형성한 후, 이 구조물을 마스크로 이용하여 마스크 하부의 물질을 식각하는 방식으로 PR의 두께 및 최소 선폭 구현에 제한이 없고, 종횡비가 큰 식각 구조물을 용이하게 형성할 수 있는 반도체소자의 제조방법에 관한 것이다.The present invention forms a structure composed of various shapes and materials having nano-scales using PR ashing and lift-off methods, and then uses the structure as a mask to etch the material under the mask. The present invention relates to a method of manufacturing a semiconductor device capable of easily forming an etch structure having a large aspect ratio, without limiting PR thickness and minimum line width.
본 발명은 PR 애싱 및 리프트-오프 방식을 이용하여 형성한 나노 규격 구조물을 마스크로 이용한 반도체소자의 제조방법에 있어서, 식각하고자 하는 물질층 (예를 들어, 금속층 또는 절연층)의 상부에 포토레지스트로 패턴을 형성하는 공정; 상기 포토레지스트로 형성한 구조물의 양쪽 간격을 플라즈마 애싱 공정을 통하여 포토레지스트의 두께와 양 전극 사이의 폭을 수 나노미터까지 줄이는 공정; 상기 포토레지스트 및 식각하고자 하는 물질층 위에 마스크로 이용할 구조물의 물질층을 형성한 후, 리프트-오프 방식으로 상기 포토레지스트 상부에 존재하는 마스크 물질층을 제거하여 마스크 구조물을 형성하는 공정; 및 상기 마스크 구조물 하부의 물질층을 건식 또는 습식 식각하고, 상부의 마스크 구조물을 제거하여 수 나노미터 크기를 갖는 식각 구조물을 형성하는 공정을 포함하여 이루어진 것이다.The present invention is a method of manufacturing a semiconductor device using a nano-standard structure formed by using PR ashing and lift-off method as a mask, the photoresist on the material layer (for example, metal layer or insulating layer) to be etched Forming a furnace pattern; Reducing both gaps of the structure formed of the photoresist through a plasma ashing process to reduce the thickness of the photoresist and the width between the two electrodes to several nanometers; Forming a material layer of the structure to be used as a mask on the photoresist and the material layer to be etched, and then removing the mask material layer on the photoresist by a lift-off method to form a mask structure; And forming a etch structure having a size of several nanometers by dry or wet etching the material layer under the mask structure and removing the mask structure on the upper portion.
Description
본 발명은 PR 애싱 및 리프트-오프 방식을 이용하여 형성된 구조물을 마스크로 이용하여 나노 규격을 갖는 식각된 구조물을 형성하는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device for forming an etched structure having a nano standard using a structure formed by using PR ashing and lift-off method as a mask.
일반적으로, 포토레지스트(Photo Resist, PR이라고 함) 패턴은 주로 후속의 건식(또는 습식) 식각시 마스크 용도로 이용되는데, 네거티브 PR로부터 형성된 독립된 라인 형태의 구조물은 수 나노미터 크기의 두께 및 최소 선폭을 갖는 마스크로써 구조적인 한계를 갖는다. 따라서 종래에는 최소 선폭을 30 - 50 nm 까지 줄였다. 왜냐하면, PR 구조물 하부에 있는 물질을 식각할 때에 PR 구조물도 동시에 식각되는 문제가 있기 때문이다. 비록, PR과 식각하고자 하는 물질 사이에 큰 선택비를 갖는다 하더라도 PR이 수 나노미터 크기의 두께 및 최소 선폭을 갖는 구조에서는 PR 식각으로 인해 제한이 없는 식각된 구조물을 형성할 수 없다.In general, photoresist (PR) patterns are commonly used for subsequent dry (or wet) etch masks. Independent line-shaped structures formed from negative PR are several nanometers thick and have a minimum line width. The mask has a structural limitation. Therefore, conventionally, the minimum line width is reduced to 30-50 nm. This is because when the material under the PR structure is etched, the PR structure is also etched at the same time. Although the PR has a large selectivity between the material to be etched and the structure having a thickness and a minimum line width of several nanometers in size, it is not possible to form an etched structure without limitation due to PR etching.
한국특허출원 제1997-0015435호에 개시된 반도체소자의 금속막 식각방법은, 감광막인 포토레지스트를 마스크로 이용하여 금속막 식각 공정시 불활성가스를 첨가한 식각공정으로 금속막의 측벽 폴리머의 양을 줄여 측벽 폴리머의 제거를 용이하게 하는데 목적이 있다. 여기서 애싱 공정은 측면에 형성된 폴리머를 제거하는데 그 목적이 있었다. 애싱 공정을 이용하여 나노 규격의 마스크 구조물을 형성하거나 또는 나노 규격의 식각된 구조물을 형성하는데 한계점이 있었다.The metal film etching method of the semiconductor device disclosed in Korean Patent Application No. 1997-0015435 is an etching process in which an inert gas is added during a metal film etching process by using a photoresist as a mask as a mask to reduce the amount of sidewall polymer of the metal film. The purpose is to facilitate the removal of the polymer. The ashing process was intended to remove the polymer formed on the side. There have been limitations in the formation of nanoscale mask structures or nanoscale etched structures using ashing processes.
한국특허출원 제1998-0010465호에 개시된 피식각막 식각방법은, 포토레지스트의 잔사 또는 대기 중의 유기 물질에 의해 생성되는 잔유물을 식각 전에 플라즈마로 애싱하여 제거하고 패턴의 불량을 방지할 수 있는 식각방법을 제공하는데 목적이 있다. 따라서, 노광 공정을 실시하며 패터닝을 하고 현상 공정을 수행한 포토레지스트 패턴을 마스크로하여 식각(etch back) 방식을 하기 때문에 수 나노미터 크기의 최소 선폭을 형성하지 못하는 노광공정의 한계를 갖는 문제점이 있었다.Etching method disclosed in Korean Patent Application No. 1998-0010465 is an etching method that can remove the residue of the photoresist or the residue produced by the organic material in the atmosphere by ashing the plasma before etching and prevent the defect of the pattern The purpose is to provide. Therefore, since the etching process is performed using the photoresist pattern subjected to the exposure process, the patterning, and the development process as a mask, there is a limitation of the exposure process that cannot form a minimum line width of several nanometers. there was.
또한, IEEE Trans. Elec. Dev., Vol. 9, p 186(1988)의 문헌을 참조하면, 금속-산화물-반도체 전계효과트랜지스터(MOSFET)의 구조 중 나노미터 크기의 선폭을 갖는 게이트(gate)를 형성하기 위해 도 1a 내지 도 1c에 도시한 바와 같이, 게이트(5)가 형성되는 폴리실리콘(3;Poly silicon) 상부에서 포토레지스트(1;PR) 선폭을 애싱 공정을 통하여 최소 30 - 50nm까지 줄였고, 후속의 건식 식각방식을 이용하여 게이트(5)를 형성하였으나, 이 방식은 후속의 식각공정에서 마스크로 이용하는 PR(1) 구조물의 두께 및 최소 선폭의 한계를 극복할 수 없었다.In addition, IEEE Trans. Elec. Dev., Vol. 9, p 186 (1988), which is shown in FIGS. 1A-1C to form a gate having a nanometer line width in the structure of a metal-oxide-semiconductor field effect transistor (MOSFET). As described above, the photoresist (1; PR) line width on the polysilicon (3; poly silicon) on which the gate 5 is formed is reduced to at least 30-50 nm through an ashing process, and the gate (eg, a dry etching method) is used. 5) was formed, but this method could not overcome the limitations of the thickness and minimum line width of the PR (1) structure used as a mask in the subsequent etching process.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 마스크로 이용할 물질을 PR 애싱 및 리프트-오프 방식을 이용하여 나노 규격을 갖는 다양한 형태 · 물질로 구성된 마스크 구조물을 형성함으로서 PR 구조물의 두께 및 최소 선폭에는 제한이 없는 반도체소자의 제조방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the conventional problems as described above, the object of the present invention is a mask composed of various forms and materials having a nano standard using a PR ashing and lift-off method for the material to be used as a mask It is to provide a method for manufacturing a semiconductor device by forming a structure there is no limitation on the thickness and the minimum line width of the PR structure.
본 발명의 다른 목적은, PR의 최소 선폭에 제한이 없는 마스크 구조물을 이용하여 식각공정을 수행하면 종횡비(aspect ratio, 깊이 대 선폭의 비)가 큰 패턴을 용이하게 형성할 수 있고, 나노 규격을 갖는 다양한 형태의 구조물들을 동시에 대량 생산방식으로 식각하여 형성할 수 있는 반도체소자의 제조방법을 제공하는데 있다.Another object of the present invention, by performing an etching process using a mask structure that does not limit the minimum line width of the PR, it is possible to easily form a pattern with a large aspect ratio (proportion of depth to line width), nano-standard It is to provide a method of manufacturing a semiconductor device that can be formed by etching the various types of structures having a mass production method at the same time.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체소자의 제조방법은, PR 애싱 및 리프트-오프 방식을 이용하여 형성한 나노 규격 구조물을 마스크로 이용한 반도체소자의 제조방법에 있어서, 식각하고자 하는 물질층의 상부에 포토레지스트로 패턴을 형성하는 공정; 상기 포토레지스트로 형성한 구조물의 양쪽 간격을 플라즈마 애싱 공정을 통하여 포토레지스트의 두께와 양 전극 사이의 폭을 수 나노미터까지 줄이는 공정; 상기 포토레지스트 및 식각하고자 하는 물질층 위에 마스크로 이용할 구조물의 물질층을 형성한 후, 리프트-오프 방식으로 상기 포토레지스트 상부에 존재하는 마스크 물질층을 제거하여 마스크 구조물을 형성하는 공정; 및 상기 마스크 구조물 하부의 물질을 건식 또는 습식 식각하고, 상부의 마스크 구조물을 제거하여 수 나노미터 크기를 갖는 식각 구조물을 형성하는 공정을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention, in the method of manufacturing a semiconductor device using a nano-standard structure formed using a PR ashing and lift-off method as a mask, the material layer to be etched Forming a pattern with a photoresist thereon; Reducing both gaps of the structure formed of the photoresist through a plasma ashing process to reduce the thickness of the photoresist and the width between the two electrodes to several nanometers; Forming a material layer of the structure to be used as a mask on the photoresist and the material layer to be etched, and then removing the mask material layer on the photoresist by a lift-off method to form a mask structure; And dry or wet etch the material under the mask structure, and remove the mask structure on the top to form an etch structure having a size of several nanometers.
상기 애싱 공정은 상기 포토레지스트의 노광되지 않은 부분에 대하여 제한이 없는 최소 선폭까지 줄이는 것이고, 상기 마스크 물질층은 금속층 또는 절연층인 것을 특징으로 한다. The ashing process is to reduce the unrestricted minimum line width to the unexposed portion of the photoresist, wherein the mask material layer is a metal layer or an insulating layer.
이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 반도체소자를 제조하는 공정이 단계적으로 도시된 것으로서, 도면에서 10은 포토레지스트(PR), 20은 식각하고자 하는 물질층(예를 들어, 절연체(SiO2)), 30은 마스크 물질층, 40은 나노 규격의 마스크 구조물, 50은 실리콘(Si) 기판을 각각 나타낸다.2A to 2F illustrate a step of manufacturing a semiconductor device according to the present invention, in which 10 is a photoresist PR and 20 is a material layer to be etched (for example, an insulator SiO 2 ). ), 30 represents a mask material layer, 40 represents a nano-scale mask structure, and 50 represents a silicon (Si) substrate.
먼저, 광학적 석판인쇄 노광방식으로 포토마스크 상의 전사할 패턴을 감광막인 포토레지스트(10;PR)에 노광한다.(도 2a 참조)First, the pattern to be transferred on the photomask is exposed to the photoresist 10 (PR) as a photosensitive film by an optical lithography exposure method (see FIG. 2A).
따라서, 상기 포토레지스트(10)의 노광된 패턴 부분은 현상 공정을 통하여 제거되고, 노광되지 않은 포토레지스트(10)는 남게 되므로, 식각하고자 하는 물질층(20;예를 들어, SiO2)의 상부에 포토레지스트(10)로 패턴을 형성한다.(도 2b 참조)Accordingly, since the exposed pattern portion of the photoresist 10 is removed through the development process, and the unexposed photoresist 10 remains, the upper portion of the material layer 20 (for example, SiO 2 ) to be etched is left. A pattern is formed from the photoresist 10 (see FIG. 2B).
이어서, 수 나노미터 크기의 간격을 갖는 다양한 형태의 구조물을 마스크로 이용하여 식각한 구조물을 형성하기 위하여 상기 포토레지스트(10) 구조물의 노광되지 않은 부분에 대하여 플라즈마 애싱 공정을 진행하면, 포토레지스트(10)의 두께와 양 전극 사이의 폭은 제한이 없는 수 나노미터의 최소 선폭까지 감소한다.(도 2c 참조)Subsequently, a plasma ashing process is performed on the unexposed portions of the photoresist 10 structure to form an etched structure using various types of structures having a space of several nanometers as a mask, and then a photoresist ( The thickness of 10) and the width between both electrodes decreases to an unlimited line width of several nanometers without limitation (see FIG. 2C).
상기 포토레지스트(10)의 노광되지 않은 부분에 대하여 플라즈마 애싱을 종료한 후, 노광되지 않은 포토레지스트(10)와 현상 공정을 통하여 포토레지스트(10)가 제거된 식각하고자 하는 물질층(20;SiO2) 위에 식각 시 마스크로 이용할 구조물의 물질층(30;예를 들어, 금속층 또는 절연층)을 형성하고,(도 2d 참조) 리프트-오프 방식으로 포토레지스트(10) 상부에 존재하는 마스크 물질층(30)을 제거하여 나노 규격의 마스크 구조물(40)을 형성한다.(도 2e 참조)After the plasma ashing of the unexposed portion of the photoresist 10 is finished, the material layer 20 to be etched from which the photoresist 10 is removed through the development process with the unexposed photoresist 10 (SiO) 2 ) forming a material layer 30 (for example, a metal layer or an insulating layer) of the structure to be used as a mask upon etching (see FIG. 2D), and a mask material layer on the photoresist 10 in a lift-off manner. 30 is removed to form a nano standard mask structure 40 (see FIG. 2E).
상기 형성된 마스크 구조물(40) 하부의 물질인 식각하고자 하는 물질층(20)을 건식 또는 습식 식각하고, 상부의 마스크 구조물(40)을 제거하면, 수 나노미터 크기를 갖는 식각하고자 하는 물질층(20) 구조물을 형성하게 된다.(도 2f 참조)When the material layer 20 to be etched, which is a material under the formed mask structure 40, is dry or wet etched and the mask structure 40 is removed, the material layer 20 to be etched has a size of several nanometers. ) To form a structure (see FIG. 2F).
따라서, 포토레지스트(10)의 최소 선폭 구현에 제한이 없고, 종횡비가 큰 식각 구조물을 용이하게 형성할 수 있으며, 나노 규격을 갖는 다양한 형태의 구조물들을 동시에 대량생산 방식으로 식각할 수 있게 되는 것이다.Therefore, there is no limitation in implementing the minimum line width of the photoresist 10, and it is possible to easily form an etch structure having a large aspect ratio, and it is possible to simultaneously etch various types of structures having a nano standard by mass production.
상기의 설명에서와 같이, 본 발명에 의한 반도체소자의 제조방법에 의하면, 마스크로 이용할 물질을 PR 애싱 및 리프트-오프 방식을 이용하여 나노 규격을 갖는 다양한 형태 · 물질로 구성된 마스크 구조물을 형성함으로서 PR 구조물의 두께 및 최소 선폭에는 제한이 없으며, PR의 최소 선폭에 제한이 없는 마스크 구조물을 이용하여 식각공정을 수행하면 종횡비가 큰 패턴을 용이하게 형성할 수 있고, 나노 규격을 갖는 다양한 형태의 구조물들을 동시에 대량 생산방식으로 식각하여 형성할 수 있다는 효과가 있다.As described above, according to the method of manufacturing a semiconductor device according to the present invention, the PR material is formed by forming a mask structure composed of various shapes and materials having a nano standard by using a PR ashing and lift-off method. There is no limitation on the thickness and minimum line width of the structure, and the etching process is performed using a mask structure having no limitation on the minimum line width of the PR. Thus, a pattern having a large aspect ratio can be easily formed, and various types of structures having nano specifications can be formed. At the same time, it can be formed by etching by mass production method.
상기에서 설명한 것은 본 발명에 의한 반도체소자의 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 물론이다.What has been described above is only one embodiment for carrying out the method of manufacturing a semiconductor device according to the present invention, the present invention is not limited to the above-described embodiment, the general knowledge of the art within the technical spirit of the present invention Of course, various modifications are possible by those who have.
도 1a 내지 도 1c는 종래 MOSFET에서의 애싱 과정을 단계적으로 나타내는 도면,1A to 1C are diagrams illustrating the ashing process step by step in a conventional MOSFET;
도 2a 내지 도 2f는 본 발명에 의한 반도체소자의 제조공정을 단계적으로 나타내는 도면.2A to 2F are diagrams showing step by step manufacturing steps of a semiconductor device according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings
10 : 포토레지스트(PR) 20 : 식각하고자 하는 물질층(예, SiO2)10: photoresist (PR) 20: material layer to be etched (eg SiO 2 )
30 : 마스크 물질층 40 : 나노 규격의 마스크 구조물30 mask layer 40: nano standard mask structure
50 : 실리콘(Si) 기판 50 silicon substrate
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101581783B1 (en) * | 2015-04-02 | 2016-01-04 | 서울대학교 산학협력단 | Channel structure based on a nanofluidic channel and method of manufacturing the same |
| KR20180061093A (en) * | 2018-03-16 | 2018-06-07 | 한국과학기술원 | Method for forming nano patterns, method for preparing light emitting device and light emitting device prepared by the same |
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2004
- 2004-06-12 KR KR1020040043266A patent/KR20050117967A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101581783B1 (en) * | 2015-04-02 | 2016-01-04 | 서울대학교 산학협력단 | Channel structure based on a nanofluidic channel and method of manufacturing the same |
| KR20180061093A (en) * | 2018-03-16 | 2018-06-07 | 한국과학기술원 | Method for forming nano patterns, method for preparing light emitting device and light emitting device prepared by the same |
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