KR20050112329A - Setup/hold time control circuit - Google Patents
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Abstract
본 발명은 셋업/홀드 타임 제어 회로에 관한 것으로서, 특히, 외부로 부터 신호를 입력 받는 VLSI(Very Large Scale Integrated) 칩 구조에서 외부입력신호와 VLSI 칩의 입력 레지스터가 서로 다른 클럭을 사용하는 경우 전달되는 신호의 준안정(Metastability) 현상을 방지할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 직렬로 연결되고 동일 클럭에 동기되어 동작하는 복수의 입력 레지스터를 구비하며, 복수의 입력 레지스터를 통해 외부 입력신호를 다단으로 지연시켜 출력하는 안정화부; 및 클럭에 동기하여 외부입력신호를 다단으로 지연하고, 지연된 신호들을 조합하여, 조합 결과에 따라 복수의 입력 레지스터의 출력 중 안정적인 하나를 선택하여 출력하는 출력 제어부를 구비한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a setup / hold time control circuit. In particular, in a VLSI chip structure that receives a signal from an external source, the external input signal and the input register of the VLSI chip use different clocks. Disclosed is a technique for preventing metastability of a signal to be generated. To this end, the present invention includes a stabilization unit having a plurality of input registers connected in series and operated in synchronization with the same clock, and delaying and outputting an external input signal in multiple stages through the plurality of input registers; And an output control unit for delaying the external input signal in multiple stages in synchronization with a clock, combining the delayed signals, and selecting and outputting a stable one of the outputs of the plurality of input registers according to the combination result.
Description
본 발명은 셋업/홀드 타임 제어 회로에 관한 것으로써, 특히, 외부로 부터 신호를 입력받아 동작하는 VLSI(Very Large Scale Integrated) 칩 구조에서 외부입력신호의 클럭과 VLSI칩의 입력 레지스터가 동기되는 클럭이 상이한 경우, 전달되는 신호의 준안정(Metastability) 현상을 없앨 수 있도록 하는 기술이다. The present invention relates to a setup / hold time control circuit, and more particularly, a clock in which a clock of an external input signal and an input register of a VLSI chip are synchronized in a VLSI (Very Large Scale Integrated) chip structure that operates by receiving a signal from an external source. In this different case, it is a technique that can eliminate the metastability of the transmitted signal.
일반적으로 레지스터의 데이터가 정상적인 값을 저장하기 위해서는 클럭에 대하여 정상적인 셋업 타임(Setup time)과 홀드 타임(Hold time)을 요구한다. 여기서, 셋업 타임은 클럭에 의해 입력신호가 샘플링(또는 래치) 되기 이전에 일정시간 동안 입력신호가 안정된 값을 가지고 있어야 됨을 의미한다. 그리고, 홀드 타임은 클럭에 의해 입력 신호를 샘플링한 이후에 일정시간 동안 입력신호가 안정된 값을 가지고 있어야 됨을 의미한다. Generally, the clock requires a normal setup time and hold time for the register data to store a normal value. Here, the setup time means that the input signal must have a stable value for a predetermined time before the input signal is sampled (or latched) by the clock. The hold time means that the input signal should have a stable value for a predetermined time after sampling the input signal by the clock.
도 1은 VLSI 칩(3)의 입력 레지스터(2)에, 입력 레지스터의 클럭 CLK과 다른 클럭을 사용하는 외부입력신호 RIN을 입력하여 신호를 생성하는 경우를 나타낸다. FIG. 1 shows a case where a signal is generated by inputting an external input signal RIN using a clock different from the clock CLK of the input register to the input register 2 of the VLSI chip 3.
클럭 CLK를 사용하는 입력 레지스터(2)는 소정의 클럭을 사용하는 외부입력신호 RIN를 이용하여 출력신호 ROUT를 생성한다. The input register 2 using the clock CLK generates the output signal ROUT using the external input signal RIN using a predetermined clock.
이러한 구조에서 외부입력신호 RIN와 입력 레지스터(2)의 클럭이 동일한 경우에는 입력 레지스터(2) 내부의 신호처리 시간이 있기 때문에 적정한 셋업/홀드 타임을 만족할 수 있다. 하지만, 외부입력신호 RIN과 입력레지스터(2)에서 사용되는 클럭 CLK이 서로 달라서 비동기성을 갖는 경우에는 (A)에서 보는 바와 같이 셋업/홀드 타임 바이얼레이션(Violation)이 발생하게 되는 문제점이 있다. In this structure, when the external input signal RIN and the clock of the input register 2 are the same, there is a signal processing time inside the input register 2, so that an appropriate setup / hold time can be satisfied. However, when the external input signal RIN and the clock CLK used in the input register 2 are different from each other and have asynchronousity, as shown in (A), setup / hold time vibration occurs.
도 2는 도 1의 입력 레지스터(2)에서 셋업/홀드 타임 바이얼레이션이 발생한 경우 출력신호 ROUT가 영향을 받을 수 있음을 나타낸다. 2 illustrates that the output signal ROUT may be affected when setup / hold time vibration occurs in the input register 2 of FIG. 1.
입력 레지스터(2)에서 외부입력신호 RIN이 천이하는 순간에 입력 레지스터(2)의 클럭 CLK도 천이하는 상황이 발생할 수 있다. 이때, 외부입력신호 RIN가 안정된 값이 아니기 때문에 출력신호 ROUT가 안정된 상태가 되는 준비 구간이 비정상적으로 길어지게 된다. 이러한 상태를 준안정(Metastability) 상태라고 한다. A situation may occur in which the clock CLK of the input register 2 also transitions at the moment when the external input signal RIN transitions in the input register 2. At this time, since the external input signal RIN is not a stable value, the preparation interval for the output signal ROUT to be stabilized becomes abnormally long. This state is called metastability state.
그런데, 여러 가지 클럭을 사용하는 외부입력신호를 입력받는 VLSI(Very Large Scale Integrated) 칩 구조에서 이러한 준안정 상태가 존재할 경우 다음과 같은 문제점이 발생할 수 있다. However, when such a metastable state exists in a VLSI chip structure that receives an external input signal using various clocks, the following problem may occur.
첫째, 준안정한 데이터가 다음 회로에 전달되어 전체 회로가 비정상적으로 동작하게 된다. First, metastable data is transferred to the next circuit, causing the entire circuit to behave abnormally.
둘째, 외부입력신호가 인가되는 입력 레지스터(2)의 내부의 NMOS와 PMOS가 동시에 턴온되어 형성되면, 전원 전압 VDD와 그라운드 전압 GND 사이에 작은 저항 성분을 갖는 전류 경로가 생기게 되고, 이 저항 경로에 급격한 전류가 흐르게 되어 회로의 파손을 유발하게 된다. Second, when the NMOS and the PMOS inside the input register 2 to which the external input signal is applied are turned on at the same time, a current path having a small resistance component is generated between the power supply voltage VDD and the ground voltage GND. The rapid current flows and causes breakage of the circuit.
이러한 문제점을 해결하기 위하여 도 3에서와 같은 셋업/홀드 타임 제어 회로가 개시된 바 있다.In order to solve this problem, a setup / hold time control circuit as shown in FIG. 3 has been disclosed.
도 3은 종래의 셋업/홀드 타임 제어회로로서, 동일한 클럭 CLK를 사용하는 입력 레지스터(5)와 입력 레지스터(6)를 구비한다.3 is a conventional setup / hold time control circuit, having an input register 5 and an input register 6 using the same clock CLK.
이러한 구성을 갖는 종래기술에서 도 4의 동작 타이밍도를 참조하여 그 동작을 설명하면 다음과 같다. Referring to the operation timing diagram of Figure 4 in the prior art having such a configuration will be described as follows.
먼저, T1에서 클럭 CLK가 하이로 천이하면 외부입력신호 RIN에 따라 입력 레지스터(5)의 출력 X가 서서히 변하게 된다. 이때, 입력 레지스터(6)는 출력 X의 값의 변화가 크지 않기 때문에 출력 Y의 값으로 "0"을 출력한다. First, when the clock CLK transitions high at T1, the output X of the input register 5 gradually changes according to the external input signal RIN. At this time, the input register 6 outputs "0" as the value of the output Y because the change of the value of the output X is not large.
이후에, T1의 한 클럭 이후에 T2에서 출력 X는 비록 "1"의 값으로 안정화되지 않더라도 출력 X의 값이 "1"로 판단될 정도의 신호크기를 가지고 있기 때문에 입력 레지스터(6)는 출력 Y의 값으로 "1"을 출력한다. Later, after one clock of T1, the input register 6 outputs because the output X at T2 has a signal size such that the value of the output X is determined to be " 1 " Outputs "1" as the value of Y.
그런데, 이러한 도 3의 구성은 입력 레지스터(5)의 출력 X가 1클럭의 주기 이내에 준안정적인 상태를 벗어난 경우에만 정상적인 출력값을 생성할 수 있게된다. 즉, 입력 레지스터(6)의 출력 Y에 준안정적인 데이터가 존재할 경우 상술된 조건을 충족할 수 없게 된다. However, the configuration of FIG. 3 can generate a normal output value only when the output X of the input register 5 is out of the metastable state within one clock period. That is, if metastable data exists at the output Y of the input register 6, the above-described conditions cannot be satisfied.
또한, 입력 레지스터(6)의 출력 Y가 입력 레지스터(5)의 출력 X에 비해서 1클럭 늦게 출력되기 때문에 타임 임계(Time critical) 어플리케이션 회로에서는 도 3과 같은 구조를 사용할 수 없게 되는 문제점이 있다. In addition, since the output Y of the input register 6 is output by one clock later than the output X of the input register 5, the structure shown in FIG. 3 cannot be used in a time critical application circuit.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 여러가지 클럭을 사용하는 외부입력신호를 인가받아 동작하는 VLSI(Very Large Scale Integrated) 칩 구조에서, 외부입력신호와 외부입력신호를 입력받는 VLSI 칩 내부의 입력 레지스터가 서로 다른 클럭을 사용하는 경우, 안정적인 신호를 전달하여 셋업/홀드 타임을 제어하며 신호의 지연을 방지하는데 그 목적이 있다. The present invention was created to solve the above problems, and in particular, in the VLSI (Very Large Scale Integrated) chip structure operating by receiving an external input signal using various clocks, the external input signal and the external input signal are inputted. When the input registers inside the receiving VLSI chip use different clocks, the purpose is to deliver a stable signal to control the setup / hold time and to prevent signal delay.
상기한 목적을 달성하기 위한 본 발명의 셋업/홀드 타임 제어 회로는, 직렬로 연결되고 동일 클럭에 동기되어 동작하는 복수의 입력 레지스터를 구비하며, 복수의 상기 입력 레지스터를 통해 외부 입력신호를 다단으로 지연시켜 출력하는 안정화부; 및 상기 클럭에 동기하여 상기 외부입력신호를 다단으로 지연하고, 지연된 신호들을 조합하여, 상기 조합 결과에 따라 복수의 상기 입력 레지스터의 출력 중 안정적인 하나를 선택하여 출력하는 출력 제어부를 구비한다.The setup / hold time control circuit of the present invention for achieving the above object has a plurality of input registers connected in series and operating in synchronization with the same clock, and multiple stages of external input signals through the plurality of input registers. Stabilization unit for delayed output; And an output control unit for delaying the external input signal in multiple stages in synchronization with the clock, combining the delayed signals, and selecting and outputting a stable one of the outputs of the plurality of input registers according to the combination result.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 5는 본 발명에 따른 셋업/홀드 타임 제어 회로의 블록 구성도이다.5 is a block diagram of a setup / hold time control circuit according to the present invention.
도 5를 참조하면, 본 발명에 따른 셋업/홀드 타임 제어회로는 안정화부(10)와 출력 제어부(20)를 구비한다. Referring to FIG. 5, the setup / hold time control circuit according to the present invention includes a stabilization unit 10 and an output control unit 20.
여기서, 안정화부(10)는 동일한 클럭 CLK를 사용하는 입력 레지스터(13) 및 입력 레지스터(14)를 구비한다. Here, the stabilizer 10 includes an input register 13 and an input register 14 using the same clock CLK.
그리고, 출력 제어부(20)는 데이터 감지부(22), 및 데이터 선택부(26)를 구비한다. The output controller 20 includes a data detector 22 and a data selector 26.
데이터 감지부(22)는, 래치(23), 입력 레지스터(24), 및 배타적 오아게이트(25)를 구비하여 셋업 타임의 바이올레이션을 방지한다. 래치(23)는 클럭 CLK에 동기하여 외부입력신호 RIN를 래치하여 신호 LAT를 출력한다. 입력 레지스터(24)는 클럭 CLK에 동기하여 신호 LAT를 지연하여 신호 DEL를 출력한다. 배타적 오아게이트(25)는 신호 LAT와 신호 DEL를 논리연산하여 선택신호 SEL를 출력한다.The data sensing unit 22 includes a latch 23, an input register 24, and an exclusive oar gate 25 to prevent the setup time from being violated. The latch 23 latches the external input signal RIN in synchronization with the clock CLK to output the signal LAT. The input register 24 delays the signal LAT in synchronization with the clock CLK and outputs the signal DEL. The exclusive or gate 25 logically operates the signal LAT and the signal DEL and outputs the selection signal SEL.
데이터 선택부(26)는 멀티플렉서(27) 및 인버터(28)으로 구성된다. 멀티플렉서(27)는 선택신호 SEL가 "1"일 때에는 인버터(28)에 의해 반전된 입력 레지스터(14)의 출력 신호 A를 선택하고, "0"일 경우에는 입력 레지스터(13)의 출력 신호 B를 선택하여 출력한다. The data selector 26 is composed of a multiplexer 27 and an inverter 28. The multiplexer 27 selects the output signal A of the input register 14 inverted by the inverter 28 when the selection signal SEL is "1", and output signal B of the input register 13 when the selection signal SEL is "1". Select to print.
이러한 구성을 갖는 본 발명의 동작 과정을 도 6의 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having such a configuration will be described below with reference to the timing diagram of FIG. 6.
먼저, 안정화부(10)의 동작 과정을 살펴보면 다음과 같다. First, the operation process of the stabilization unit 10 is as follows.
외부 입력신호 RIN이 하이로 천이되고 일정시간 이후에 클럭 CLK이 하이로 천이하면 입력 레지스터(13)의 출력이 서서히 변하게 된다. 이때 입력 레지스터(13)는 출력값의 변화가 크지 않기 때문에 출력값으로 "0"을 출력한.If the external input signal RIN goes high and the clock CLK goes high after a certain time, the output of the input register 13 gradually changes. At this time, the input register 13 outputs "0" as the output value because the change of the output value is not large.
이후에, 한 클럭 이후에 입력 레지스터(13)의 출력은 비록 "1"의 값으로 안정화되지 않더라도 출력 값이 "1"로 판단될 정도의 신호크기를 가지고 있기 때문에 입력 레지스터(14)는 출력의 값으로 "1"을 출력한다. Thereafter, after one clock, the output of the input register 13 has a signal size such that the output value is determined to be "1" even though the output of the input register 13 is not stabilized to the value of "1". Outputs "1" as the value.
이하 입력 레지스터(13)과 입력 레지스터(14)는 도 3에서 상술된 바 있는 입력 레지스터(5) 및 입력레지스터(6)와 동일하게 동작한다.The input register 13 and the input register 14 hereinafter operate in the same manner as the input register 5 and the input register 6 described above in FIG.
한편, 데이터 감지부(22)를 살펴보면, 래치(23)는 외부입력신호 RIN를 클럭 CLK에 동기하여 신호 LAT로 출력한다. 여기서, 래치(23)에 사용되는 클럭 CLK은 입력 레지스터(13)에서 사용되는 클럭 CLK와 주파수 및 위상이 동일하다. Meanwhile, referring to the data detector 22, the latch 23 outputs the external input signal RIN as the signal LAT in synchronization with the clock CLK. Here, the clock CLK used for the latch 23 has the same frequency and phase as the clock CLK used for the input register 13.
래치(23)에서 출력되는 신호인 LAT는 클럭 CLK가 "1"일 경우 외부입력신호 RIN를 출력하도록 한다. 따라서, 클럭 CLK가 "1"이 되기 이전, 즉 셋업 타임 바이올레이션이 발생할 수 있는 만큼의 시간 이전에 외부입력신호 RIN가 변화하는 것을 방지할 수 있다. 그리고, 입력 레지스터(24)는 클럭 CLK에 동기하여 신호 LAT를 한 클럭 지연하여 신호 DEL를 출력한다. The LAT, which is a signal output from the latch 23, outputs the external input signal RIN when the clock CLK is "1". Therefore, it is possible to prevent the external input signal RIN from changing before the clock CLK becomes " 1 ", that is, as long as the setup time vibration can occur. The input register 24 outputs the signal DEL by delaying the signal LAT by one clock in synchronization with the clock CLK.
이어서, 배타적 오아게이트(25)는 신호 LAT와 신호 DEL를 논리연산하여 선택신호 SEL를 출력한다. 여기서, 선택신호 SEL는 신호 LAT가 변하는 시점부터 신호 DEL와 신호 LAT가 같은 값을 가는 시점 까지 "1"을 출력한다. Subsequently, the exclusive ogate 25 performs a logic operation on the signal LAT and the signal DEL to output the selection signal SEL. Here, the selection signal SEL outputs "1" from the time when the signal LAT changes to the time when the signal DEL and the signal LAT go the same value.
다음으로, 데이터 선택부(26)를 살펴보면, 데이터 선택부(26)는 데이터 감지부(22)로부터 인가되는 선택신호 SEL의 상태에 따라서 입력 레지스터(13)의 출력 또는 입력 레지스터(14)의 출력을 선택하여, 출력신호 ROUT로 출력한다. 즉, 선택신호 SEL가 "1"인 경우 멀티플렉서(27)는 입력 레지스터(14)의 출력신호인 A를 선택하여 출력신호 ROUT로서 출력하고, 선택신호 SEL가 "0"인 경우 멀티플렉서(27)는 입력 레지스터(13)의 출력 신호 B를 선택하여, 출력신호 ROUT로써 출력한다.Next, referring to the data selector 26, the data selector 26 outputs the output of the input register 13 or the output of the input register 14 according to the state of the selection signal SEL applied from the data sensor 22. Is selected and output to the output signal ROUT. That is, when the selection signal SEL is "1", the multiplexer 27 selects A which is an output signal of the input register 14 and outputs it as the output signal ROUT. When the selection signal SEL is "0", the multiplexer 27 The output signal B of the input register 13 is selected and output as the output signal ROUT.
이때, 배타적 오아게이트(25)의 선택신호 SEL가 "1"인 경우에는 외부입력신호 RIN가 이전의 값과 다른 값을 가지는 구간이 된다. 이에 따라, 입력 레지스터(13)에서는 셋업/홀드 타임 바이올레이션 현상이 발생하여 준안정적인 값을 출력할 수 있다. 따라서, 데이터 감지부(22)의 선택신호 SEL이 "1"인 경우에 있어서 데이터 선택부(26)는 입력 레지스터(14)의 출력을 선택하여 출력함으로써 준안정적인 데이터의 전달을 방지할 수 있게 된다.At this time, when the selection signal SEL of the exclusive oragate 25 is "1", the external input signal RIN has a value different from the previous value. As a result, a setup / hold time vibration phenomenon occurs in the input register 13 to output a metastable value. Therefore, when the selection signal SEL of the data sensing unit 22 is "1", the data selecting unit 26 selects and outputs the output of the input register 14 to prevent metastable data transfer. .
이상에서 설명한 바와 같이, 본 발명은 여러 가지 클럭을 사용하는 외부입력신호를 입력받아 동작하는 VLSI(Very Large Scale Integrated) 칩 구조에서 외부입력신호와 VLSI 칩의 입력 레지스터가 서로 다른 클럭을 사용하는 경우 셋업/홀드 타임을 안정적으로 제어하여 회로의 오동작을 방지하고 급격한 전류의 발생을 방지할 수 있도록 하는 효과를 제공한다. 또한 신호의 지연이 발생하지 않기 때문에, 시간임계(Time Critical) 회로에 응용하는 것이 가능하다. 한편, 이러한 본 발명은 디지탈 VLSI 뿐만 아니라 RF(Radio Frequency), 디지탈, 아날로그 인터페이스 회로에 응용되어 사용될수도 있음은 물론이다.As described above, in the present invention, when the external input signal and the input register of the VLSI chip use different clocks in a VLSI (Very Large Scale Integrated) chip structure operating by receiving an external input signal using various clocks. Stable control of setup / hold time prevents circuit malfunction and prevents rapid current generation. In addition, since signal delay does not occur, it is possible to apply to a time critical circuit. Meanwhile, the present invention can be applied to not only digital VLSI but also RF (Radio Frequency), digital, and analog interface circuits.
도 1 내지 도 4는 종래기술의 셋업/홀드 타임 제어 회로에 관한 구성도 및 동작 타이밍도. 1 to 4 are schematic diagrams and operation timing diagrams of a conventional setup / hold time control circuit.
도 5는 본 발명에 따른 셋업/홀드 타임 제어 회로에 관한 구성도. 5 is a block diagram of a setup / hold time control circuit according to the present invention;
도 6은 본 발명에 다른 셋업/홀드 타임 제어 회로의 동작 타이밍도. 6 is an operation timing diagram of a setup / hold time control circuit according to the present invention.
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