KR20050108144A - Method of forming metal wiring in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 대면적 패턴 지역의 금속배선을 반응성 이온 식각 공정으로 형성하고, 소면적 패턴 지역의 금속배선을 다마신 공정으로 형성하므로, 다마신 공정으로 금속배선을 형성할 때 대면적 패턴 지역의 금속배선에서 생기는 디싱 현상을 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, wherein the metal wirings in a large area pattern region are formed by a reactive ion etching process and the metal wirings in a small area pattern region are formed by a damascene process. When forming the wiring, dishing phenomenon occurring in the metal wiring of the large area pattern area can be prevented.
Description
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 동일 층에 대면적 패턴 지역과 소면적 패턴 지역이 동시에 존재하는 금속배선을 다마신 공정으로 형성할 때 대면적 패턴 지역의 금속배선에 생기는 디싱(dishing) 현상 및 소면적 패턴 지역의 층간 절연막에 생기는 침식(erosion) 현상을 방지할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring in a semiconductor device, wherein a dishing occurs in a metal wiring in a large area pattern region when a metal wiring in which a large area pattern region and a small area pattern region exist at the same layer is formed by a damascene process The present invention relates to a method for forming metal wirings in a semiconductor device capable of preventing aging and erosion occurring in an interlayer insulating film in a small area pattern region.
플래쉬 메모리 소자나 로직 소자 등의 반도체 소자에서 금속배선은 셀 영역, 코아(core) 영역, 주변회로 영역 및 테스트 패턴 영역과 같이 영역에 따라서 또는 소자 설계에 따라서 다양한 형태, 다양한 크기로 구현된다. 예를 들어, 셀 영역 및 코아 영역에는 선폭이 좁으면서 밀집되게 금속배선이 형성될 수 있고(소면적 패턴 지역), 상대적으로 주변회로 영역 및 테스트 패턴 영역에는 선폭이 넓은 금속배선이 형성될 수 있다(대면적 패턴 지역).In semiconductor devices such as flash memory devices and logic devices, metal wirings are implemented in various shapes and sizes according to regions or device designs such as cell regions, core regions, peripheral circuit regions, and test pattern regions. For example, metal lines may be formed in the cell region and the core region with narrow line widths (small area pattern regions), and metal lines with wide line widths may be formed in the peripheral circuit region and the test pattern region. (Large area pattern area).
최근 반도체 소자의 고집적화 및 소형화로 인하여, 소면적 패턴 지역 및 대면적 패턴 지역을 갖는 금속배선을 다마신 공정을 적용하여 형성하고 있는데, 이를 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.Recently, due to the high integration and miniaturization of semiconductor devices, metal wirings having a small area pattern area and a large area pattern area are formed by applying a damascene process, which will be described with reference to FIGS. 1A to 1C.
도 1a 내지 도 1c는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1C are cross-sectional views of a device for explaining a metal wiring formation method of a conventional semiconductor device.
도 1a를 참조하면, 웰, 소자 분리막, 트랜지스터 등 반도체 소자의 구성 요소들이 형성된 기판(11)이 제공된다. 이러한 기판(11) 상에 다마신 패턴용 층간 절연막(12)을 형성한다. 다마신 패턴용 레티클(도시 않음)을 이용한 다마신 공정으로 층간 절연막(12)의 일부분을 식각하여, 소면적 패턴 지역에는 폭이 좁은 제 1 다마신 패턴들(13a)이 형성되고, 대면적 패턴 지역에는 폭이 넓은 제 2 다마신 패턴(13b)이 형성된다.Referring to FIG. 1A, a substrate 11 on which components of a semiconductor device, such as a well, an isolation layer, and a transistor, are formed is provided. An interlayer insulating film 12 for damascene pattern is formed on the substrate 11. A portion of the interlayer insulating film 12 is etched by a damascene process using a damascene pattern reticle (not shown), so that narrow first area damascene patterns 13a are formed in the small area pattern area, and a large area pattern In the region, a wide second damascene pattern 13b is formed.
도 1b를 참조하면, 제 1 및 제 2 다마신 패턴들(13a 및 13b)이 형성된 층간 절연막(12) 상에 금속층(14)을 형성한다.Referring to FIG. 1B, the metal layer 14 is formed on the interlayer insulating layer 12 on which the first and second damascene patterns 13a and 13b are formed.
도 1c를 참조하면, 금속층(14)을 화학적 기계적 연마(CMP) 공정으로 연마하여, 제 1 다마신 패턴(13a)에 소면적 금속배선들(14S)이 형성되고, 제 2 다마신 패턴(13b)에 대면적 금속배선들(14L)이 형성된다.Referring to FIG. 1C, the metal layer 14 is polished by a chemical mechanical polishing (CMP) process to form small-area metal interconnections 14S on the first damascene pattern 13a, and the second damascene pattern 13b. ) Large area metal wirings 14L are formed.
상기한 종래 금속배선 형성 방법은 다마신 공정으로 소면적 패턴 지역 및 대면적 패턴 지역에 소면적 금속배선(14S) 및 대면적 금속배선(14L)을 동시에 형성하고 있다. 그런데, 화학적 기계적 연마 공정시 금속층(14)의 층간 절연막(12)에 대한 연마 선택비 차이 때문에 필연적으로 금속배선의 폭이 넓은 패턴이 그렇지 않은 패턴에 비해 연마량이 많아, 도 1c에 도시된 바와 같이, 대면적 금속배선(14L)에 디싱(dishing; D)이 생기고, 소면적 금속배선(14S)간을 절연시키는 층간 절연막(12)에 침식(erosion; E)이 생긴다. 이러한 디싱 현상 및 침식 현상은 금속배선의 두께가 매우 얇아지거나 모두 연마되어 금속배선의 단락을 유발시키거나 저항을 증가시키는 문제점이 있다. 이러한 디싱 현상 및 침식 현상을 줄이기 위해서는 연마 시간을 줄여야 하는데, 이러한 방법은 공정의 마진을 떨어뜨릴 수 있으므로 다른 차원의 방법의 개발이 매우 중요하다.In the conventional metal wiring forming method, a small area metal wiring 14S and a large area metal wiring 14L are simultaneously formed in a small area pattern area and a large area pattern area by a damascene process. However, due to the difference in the polishing selectivity of the interlayer insulating film 12 of the metal layer 14 during the chemical mechanical polishing process, a pattern having a wider metal wiring inevitably has a larger amount of polishing than a pattern that is not, and as shown in FIG. 1C. , Dishing D occurs in the large-area metal wiring 14L, and erosion E occurs in the interlayer insulating film 12 that insulates the small-area metal wiring 14S. Such dishing and erosion have a problem that the thickness of the metal wiring becomes very thin or polished to cause a short circuit of the metal wiring or to increase resistance. In order to reduce dishing and erosion, polishing time should be shortened. Since this method can reduce the margin of the process, it is very important to develop another method.
이러한 화학적 기계적 연마 공정의 문제점을 해결하기 위해 레티클(reticle) 제작시 "메탈 드로잉 가이드라인(metal drawing guideline)"이란 일정한 룰을 적용하고 있는데, 이 방법은 설계에서 요구하는 레이아웃(layout)에 크게 벗어나 금속배선 디자인에 큰 변경을 요구하게 되고 드로잉 작업에 큰 부담을 주게되는 등 어려움이 따른다. In order to solve the problem of the chemical mechanical polishing process, a certain rule called "metal drawing guideline" is applied when manufacturing a reticle, which is far from the layout required by the design. Difficulties arise, including major changes in the design of metallization and heavy burden on drawing.
따라서, 본 발명은 대면적 패턴 지역과 소면적 패턴 지역에 금속배선을 형성할 때, 대면적 패턴 지역의 금속배선에 생기는 디싱 현상 및 소면적 패턴 지역의 층간 절연막에 생기는 침식 현상을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공함에 그 목적이 있다. Accordingly, the present invention can prevent the dishing phenomenon occurring in the metal wiring of the large area pattern region and the erosion occurring in the interlayer insulating film of the small area pattern region when forming the metal wiring in the large area pattern area and the small area pattern area. It is an object of the present invention to provide a method for forming metal wirings of a semiconductor device.
이러한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 금속배선 형성 방법은 소면적 패턴 지역 및 대면적 패턴 지역으로 구분되는 기판 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층을 반응성 이온 식각 공정으로 일부분 식각하여 상기 대면적 패턴 지역에 대면적 금속배선들을 형성하는 단계; 상기 대면적 금속배선들을 포함한 상기 기판 상에 층간 절연막을 형성하는 단계; 다마신 공정으로 상기 층간 절연막의 일부분을 식각하여 상기 소면적 패턴 지역에 다마신 패턴들을 형성하는 단계; 상기 다마신 패턴들이 형성된 상기 층간 절연막 상에 제 2 금속층을 형성하는 단계; 및 상기 제 2 금속층을 연마하여 상기 다마신 패턴들 내에 소면적 금속배선들을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, comprising: forming a first metal layer on a substrate divided into a small area pattern area and a large area pattern area; Partially etching the first metal layer by a reactive ion etching process to form large area metal interconnections in the large area pattern region; Forming an interlayer insulating film on the substrate including the large area metal interconnections; Etching a portion of the interlayer insulating film by a damascene process to form damascene patterns in the small area pattern region; Forming a second metal layer on the interlayer insulating layer on which the damascene patterns are formed; And polishing the second metal layer to form small area metal interconnections in the damascene patterns.
상기 대면적 금속배선들은, 상기 제 1 금속층 상에 네거티브 포토레지스트를 도포하는 단계; 상기 소면적 패턴 지역이 블라인더로 가려진 다마신 패턴용 레티클을 사용한 노광 공정으로 상기 네거티브 포토레지스트를 노광하는 단계; 상기 네거티브 포토레지스트의 노광되지 않는 부분을 현상 공정으로 제거하여 상기 대면적 패턴 지역의 상기 제 1 금속층 상에 네거티브 포토레지스트 패턴을 형성하는 단계; 및 상기 네거티브 포토레지스트 패턴을 식각 마스크로 한 상기 반응성 이온 식각 공정으로 상기 제 1 금속층을 식각하는 단계를 포함한다.The large area metallizations may comprise: applying a negative photoresist on the first metal layer; Exposing the negative photoresist in an exposure process using a reticle for a damascene pattern, wherein the small area pattern area is covered with a blinder; Removing an unexposed portion of the negative photoresist by a developing process to form a negative photoresist pattern on the first metal layer in the large area pattern area; And etching the first metal layer by the reactive ion etching process using the negative photoresist pattern as an etching mask.
상기 제 1 금속층 및 상기 제 2 금속층은 하부 층으로 금속 확산 방지막을 포함한다.The first metal layer and the second metal layer include a metal diffusion barrier as a lower layer.
상기 다마신 패턴들은, 상기 층간 절연막 상에 포지티브 포토레지스트를 도포하는 단계; 상기 대면적 패턴 지역이 블라인더로 가려진 다마신 패턴용 레티클을 사용한 노광 공정으로 상기 포지티브 포토레지스트를 노광하는 단계; 상기 포지티브 포토레지스트의 노광된 부분을 현상 공정으로 제거하여 상기 소면적 패턴 지역의 상기 층간 절연막 상에 포지티브 포토레지스트 패턴을 형성하는 단계; 및 상기 포지티브 포토레지스트 패턴을 식각 마스크로 한 상기 다마신 공정으로 상기 층간 절연막을 식각하는 단계를 포함한다.The damascene patterns may include applying a positive photoresist on the interlayer insulating layer; Exposing the positive photoresist in an exposure process using a reticle for the damascene pattern, wherein the large area pattern area is covered with a blinder; Removing the exposed portion of the positive photoresist by a developing process to form a positive photoresist pattern on the interlayer insulating film in the small area pattern area; And etching the interlayer insulating layer by the damascene process using the positive photoresist pattern as an etching mask.
상기 기판은, 반도체 기판에 형성된 반도체 소자의 구성 요소들; 상기 구성 요소들을 포함한 전체 구조 상에 형성된 절연층; 상기 절연층 상에 형성된 식각 방지용 절연막; 및 상기 소면적 패턴 지역 및 상기 대면적 패턴 지역에 형성된 상기 구성 요소들이 저면을 이루는 콘택홀들을 포함하여 구성되며, 상기 콘택홀들은 상기 제 1 금속층으로 채워져, 상기 대면적 금속배선들이 상기 대면적 패턴 지역의 상기 구성 요소들과 전기적으로 연결되고 하고, 상기 소면적 금속배선들이 상기 소면적 패턴 지역의 상기 구성 요소들과 전기적으로 연결되게 한다.The substrate may include components of a semiconductor device formed on a semiconductor substrate; An insulating layer formed on the entire structure including the components; An etching prevention insulating film formed on the insulating layer; And contact holes in which the components formed in the small area pattern area and the large area pattern area form a bottom surface, wherein the contact holes are filled with the first metal layer, and the large area metal wirings are formed in the large area pattern area. And electrically connect the small area metallizations with the components of the small area pattern area.
상기 소면적 금속배선들은 pH 2 내지 8, 파티클 사이즈 50 내지 150nm의 증기화된 SiO2나 구형의 Al2O3를 이용하는 화학적 기계적 연마 공정으로 상기 제 2 금속층을 연마하여 형성하는 반도체 소자의 금속배선 형성 방법.The small area metal interconnections are formed by polishing the second metal layer by a chemical mechanical polishing process using vaporized SiO 2 or spherical Al 2 O 3 having a pH of 2 to 8 and a particle size of 50 to 150 nm. Forming method.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다. On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. In the drawings, like numerals refer to like elements.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소면적 패턴 지역 및 대면적 패턴 지역을 갖는 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of a device for describing a method for forming metal wirings of a semiconductor device having a small area pattern area and a large area pattern area according to an embodiment of the present invention.
도 2a를 참조하면, 기판(21) 상에 제 1 금속층(22)을 형성한다. 제 1 금속층(22) 상에 네거티브 포토레지스트를 도포한 후 소면적 패턴 지역이 블라인더(blinder; 29)로 가려진 다마신 패턴용 레티클(28)을 사용한 노광 공정을 실시하고, 노광되지 않는 부분을 현상 공정으로 제거하여 대면적 패턴 지역의 제 1 금속층(22) 상에 네거티브 포토레지스트 패턴(26)을 형성한다.Referring to FIG. 2A, the first metal layer 22 is formed on the substrate 21. After applying the negative photoresist on the first metal layer 22, an exposure process using a damascene pattern reticle 28 whose small area pattern area is covered by a blinder 29 is carried out, and the unexposed part is developed. Removing to form a negative photoresist pattern 26 on the first metal layer 22 in the large area pattern area.
상기에서, 기판(21)은, 도 3에 도시된 바와 같이, 반도체 기판(31)에 웰, 소자 분리막, 트랜지스터, 캐패시터 등 플래쉬 메모리 소자나 로직 소자와 같은 반도체 소자의 구성 요소들(32)이 형성되고, 이 구성 요소들(32)을 포함한 전체 구조 상에 후속 공정으로 형성되는 대면적 금속배선들 및 소면적 금속배선들과 하부 구성 요소들(32)과의 절연을 위한 절연층(33)이 형성되고, 절연층(33) 상에 후속 공정으로 형성되는 다마신 패턴 형성시 절연층(33)이 식각되는 것을 방지하는 식각 방지용 절연막(34)이 절연층(33) 상에 형성되고, 후속 공정으로 형성되는 대면적 금속배선들 및 소면적 금속배선들과 하부의 구성 요소들(32) 간을 전기적으로 연결시키기 위한 콘택홀들(35)이 소면적 패턴 지역 및 대면적 패턴 지역에 형성된 구조를 포함한다. 한편, 기판(21)은 이러한 구조에서 별도의 콘택 플러그 공정을 진행하여 콘택홀들(35)이 도전성 물질로 채워진 콘택 플러그가 형성된 구조도 포함할 수 있다. 식각 방지용 절연막(34)은 질화물 계열의 실리콘 산화막 또는 실리콘 질화막으로 형성한다. 이러한 기판(21)의 구조에서 제 1 금속층(22)을 형성하면, 도 3의 콘택홀들(35) 내부가 제 1 금속층(22)으로 채워진다.As described above, the substrate 21 may include the components 32 of the semiconductor device, such as a flash memory device or a logic device, such as a well, an isolation layer, a transistor, and a capacitor, in the semiconductor substrate 31. Insulating layer 33 for insulation of the large area metal wires and the small area metal wires and the lower components 32 which are formed and formed in a subsequent process on the entire structure including the components 32. Is formed and an etch preventing insulating film 34 is formed on the insulating layer 33 to prevent the insulating layer 33 from being etched when the damascene pattern formed on the insulating layer 33 is formed in a subsequent process. The structure formed in the small-area pattern area and the large-area pattern area by the large-area metal wirings formed by the process and the contact holes 35 for electrically connecting the small-area metal wirings and the lower components 32. It includes. Meanwhile, the substrate 21 may also include a structure in which a contact plug in which the contact holes 35 are filled with a conductive material is formed by performing a separate contact plug process. The etching prevention insulating film 34 is formed of a nitride-based silicon oxide film or a silicon nitride film. When the first metal layer 22 is formed in the structure of the substrate 21, the inside of the contact holes 35 of FIG. 3 is filled with the first metal layer 22.
제 1 금속층(22)은 하부 층(low layer)으로 금속 확산 방지막(도시 않음)을 포함하며, 제 1 금속층(22) 및 금속 확산 방지막의 재료는 반도체 소자의 금속배선에 사용되는 모든 도전성 물질을 포함한다.The first metal layer 22 includes a metal diffusion barrier (not shown) as a low layer, and the material of the first metal layer 22 and the metal diffusion barrier includes all conductive materials used for the metallization of the semiconductor device. Include.
도 2b를 참조하면, 네거티브 포토레지스트 패턴(26)을 식각 마스크로 한 반응성 이온 식각(reactive ion etch; RIE) 공정으로 제 1 금속층(22)을 식각하여 대면적 패턴 지역에 선폭이 넓은 대면적 금속배선들(22L)을 형성한다. 네거티브 포토레지스트 패턴(26)을 제거한다.Referring to FIG. 2B, the first metal layer 22 is etched by a reactive ion etch (RIE) process using the negative photoresist pattern 26 as an etching mask, thereby forming a large area metal having a wide line width in a large area pattern area. The wirings 22L are formed. The negative photoresist pattern 26 is removed.
상기에서, 대면적 금속배선들(22L)은 기판(21)에 형성된 콘택홀들(35)에 제 1 금속층(22)이 매립됨에 의해 하부의 구성 요소들(32)과 전기적으로 연결되며, 소면적 패턴 지역에서는 기판(21)에 형성된 콘택홀들(35)에 제 1 금속층(22)이 매립됨에 의해 하부의 구성 요소들(32)과 연결된 콘택 플러그들(도시 안됨)이 형성된다.In the above, the large-area metal wirings 22L are electrically connected to the lower components 32 by filling the first metal layer 22 in the contact holes 35 formed in the substrate 21. In the area pattern area, contact plugs (not shown) connected to the lower components 32 are formed by filling the first metal layer 22 in the contact holes 35 formed in the substrate 21.
도 2c를 참조하면, 대면적 패턴 지역에 형성된 대면적 금속배선들(22L) 및 소면적 패턴 지역에 형성된 콘택 플러그들을 포함한 기판(21) 상에 층간 절연막(23)을 형성한다. 층간 절연막(23) 상에 포지티브 포토레지스트를 도포한 후 대면적 패턴 지역이 블라인더(29)로 가려진 다마신 패턴용 레티클(28)을 다시 사용한 노광 공정을 실시하고, 노광된 부분을 현상 공정으로 제거하여 소면적 패턴 지역의 층간 절연막(23) 상에 포지티브 포토레지스트 패턴(27)을 형성한다.Referring to FIG. 2C, an interlayer insulating layer 23 is formed on the substrate 21 including the large area metal wirings 22L formed in the large area pattern region and the contact plugs formed in the small area pattern region. After applying the positive photoresist on the interlayer insulating film 23, the exposure process using the damascene pattern reticle 28 whose large area pattern area was covered by the blinder 29 was performed again, and the exposed part was removed by the development process. Thus, the positive photoresist pattern 27 is formed on the interlayer insulating film 23 in the small area pattern region.
상기에서, 층간 절연막(23)은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, HDP PSG, APL Oxide 등의 산화물질로 2000 내지 6000Å의 두께로 형성한다.In the above, the interlayer insulating film 23 is formed of an oxide such as BPSG, PSG, FSG, PE-TEOS, PE-SiH 4 , HDP USG, HDP PSG, APL Oxide, and the like to have a thickness of 2000 to 6000 kPa.
도 2d를 참조하면, 포지티브 포토레지스트 패턴(27)을 식각 마스크로 한 다마신(damascene) 공정으로 층간 절연막(23)을 식각하여 소면적 패턴 지역에 폭이 좁은 다마신 패턴들(24)을 형성한다. 포지티브 포토레지스트 패턴(27)을 제거한다.Referring to FIG. 2D, the interlayer insulating layer 23 is etched by a damascene process using the positive photoresist pattern 27 as an etching mask to form narrow damascene patterns 24 in a small area pattern area. do. The positive photoresist pattern 27 is removed.
상기에서, 다마신 패턴들(24)은 대면적 금속배선(22L) 형성시에 소면적 패턴 지역의 기판(21)에 형성된 콘택 플러그들이 노출되도록 형성된다.In the above, the damascene patterns 24 are formed so that the contact plugs formed on the substrate 21 in the small area pattern area are exposed when the large area metal wiring 22L is formed.
도 2e를 참조하면, 다마신 패턴들(24)이 형성된 층간 절연막(23) 상에 제 2 금속층(25)을 형성한다. Referring to FIG. 2E, the second metal layer 25 is formed on the interlayer insulating layer 23 on which the damascene patterns 24 are formed.
상기에서, 제 2 금속층(25)은 하부 층으로 금속 확산 방지막을 포함하며, 제 2 금속층(25) 및 금속 확산 방지막의 재료는 반도체 소자의 금속배선에 사용되는 모든 도전성 물질을 포함한다.In the above, the second metal layer 25 includes a metal diffusion barrier as a lower layer, and the material of the second metal layer 25 and the metal diffusion barrier includes all conductive materials used for metal wiring of the semiconductor device.
도 2f를 참조하면, 제 2 금속층(25)을 화학적 기계적 연마(CMP) 공정으로 연마하여, 다마신 패턴들(24) 내부에 소면적 금속배선들(25S)을 형성하고, 이로 인하여 소면적 패턴 지역의 기판(21) 상에는 선폭이 좁고 밀집된 소면적 금속배선들(25S)이 형성되고, 대면적 패턴 지역의 기판(21) 상에는 선폭이 넓은 대면적 금속배선들(22L)이 형성된다.Referring to FIG. 2F, the second metal layer 25 is polished by a chemical mechanical polishing (CMP) process to form small area metal wirings 25S inside the damascene patterns 24, thereby causing a small area pattern. Small area metal wirings 25S having narrow line widths are formed on the substrate 21 in the region, and large area metal wirings 22L having wide line widths are formed on the substrate 21 in the large area pattern region.
상기에서, 소면적 금속배선들(25S)은 기판(21)에 형성된 콘택홀들(35)에 제 1 금속층(22)이 매립되어 형성된 콘택 플러그들에 의해 하부의 구성 요소들(32)과 전기적으로 연결된다.In the above, the small-area metal wires 25S are electrically connected to the lower components 32 by contact plugs formed by filling the first metal layer 22 in the contact holes 35 formed in the substrate 21. Is connected.
이후 도시하지는 않았지만, 금속배선들(22L 및 25S)을 보호하는 층간 절연막을 형성하고, 통상의 공정에 따라 반도체 소자 제조 공정을 진행한다. Subsequently, although not shown, an interlayer insulating film for protecting the metal wires 22L and 25S is formed, and a semiconductor device manufacturing process is performed according to a conventional process.
상기에서, 소면적 금속배선들(25S)은 대면적 금속배선(22L) 형성시에 소면적 패턴 지역의 기판(21)에 형성된 콘택 플러그들에 의해 하부의 구성 요소와 전기적으로 연결된다. 화학적 기계적 연마 공정은 pH 2 내지 8, 파티클 사이즈(particle size) 50 내지 150nm의 증기화된(fumed) SiO2나 구형(spherical)의 Al2O3를 이용한다.In the above, the small area metal wirings 25S are electrically connected to the underlying component by contact plugs formed in the substrate 21 in the small area pattern area when the large area metal wiring 22L is formed. Chemical mechanical polishing processes utilize fumed SiO 2 or spherical Al 2 O 3 at pH 2-8, particle size 50-150 nm.
상기한 본 발명의 실시예는 선폭이 넓은 대면적 금속배선들(22L)을 반응성 이온 식각 공정으로 형성하고, 후에 실시되는 화학적 기계적 연마 공정에서는 대면적 금속배선들(22L)이 층간 절연막(23)에 보호되므로, 기존의 다마신 공정으로 형성할 때 발생되는 디싱 현상이 생기지 않게 된다. 그리고 선폭이 좁고 동일한 패턴들이 밀집된 소면적 금속배선들(25S)을 기존의 다마신 공정 및 화학적 기계적 연마 공정으로 형성하더라도 화학적 기계적 연마 공정이 기존처럼 대면적 금속배선(22L) 부분의 연마에 관계하지 않기 때문에 화학적 기계적 연마 공정에 의한 층간 절연막의 침식 현상이 생기지 않게 된다. In the above-described embodiment of the present invention, the large area metal wirings 22L having a wide line width are formed by a reactive ion etching process, and the large area metal wirings 22L are formed in the interlayer insulating film 23 in the chemical mechanical polishing process. Since it is protected by, the dishing phenomenon generated when forming by the existing damascene process does not occur. And although the small area metal wirings 25S having narrow line widths and the same patterns are formed by the conventional damascene process and the chemical mechanical polishing process, the chemical mechanical polishing process is not related to the polishing of the large area metal wiring 22L as before. Therefore, the erosion phenomenon of the interlayer insulating film by the chemical mechanical polishing process does not occur.
상술한 바와 같이, 본 발명은 화학적 기계적 연마 공정시에 발생할 수 있는 층간 절연막의 침식 현상이나 금속배선의 디싱 현상을 방지하므로, 금속배선의 저항 증가나 단락을 방지할 수 있어 소자의 신뢰성 향상, 동작 속도 향상, 수율 향상 등의 효과를 이룰 수 있다. 또한, 설계에서 요구하는 레이아웃에서 크게 벗어나지 않게 금속배선을 디자인할 수 있으므로, 드로잉 작업에 대한 부담을 줄일 수 있어 레티클 제작시 불량률을 최소화 할 수 있다. 금속배선 형성을 위한 식각 공정시 패턴 밀도에 따른 식각 특성 차이를 감소시켜 양호한 패턴 형상을 얻을 수 있고, 층간 절연막 형성시 국부적 단차를 줄여 평탄화 공정의 균일도을 향상시킬 수 있다.As described above, the present invention prevents the erosion of the interlayer insulating film and dishing of the metal wiring, which may occur during the chemical mechanical polishing process, thereby preventing the increase of the resistance of the metal wiring or the short circuit, thereby improving the reliability of the device and operation. The effect of speed improvement, yield improvement, etc. can be achieved. In addition, since the metal wiring can be designed so as not to deviate significantly from the layout required by the design, the burden on the drawing work can be reduced, thereby minimizing the defective rate when manufacturing the reticle. In the etching process for forming the metallization, it is possible to obtain a good pattern shape by reducing the difference in etching characteristics according to the pattern density, and to improve the uniformity of the planarization process by reducing the local step when forming the interlayer insulating film.
도 1a 내지 도 1c는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도;1A to 1C are cross-sectional views of a device for explaining a metal wiring formation method of a conventional semiconductor device;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도; 및2A to 2F are cross-sectional views of devices for explaining a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention; And
도 3은 도 2의 기판 부분을 도시한 단면도이다. 3 is a cross-sectional view illustrating the substrate portion of FIG. 2.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 기판 12: 층간 절연막11: substrate 12: interlayer insulating film
13a: 제 1 다마신 패턴 13b: 제 2 다마신 패턴13a: first damascene pattern 13b: second damascene pattern
14: 금속층 14L: 대면적 금속배선14: metal layer 14L: large area metal wiring
14S: 소면적 금속배선 21: 기판14S: Small Area Metallization 21: Substrate
22: 제 1 금속층 22L: 대면적 금속배선22: first metal layer 22L: large area metal wiring
23: 층간 절연막 24: 다마신 패턴23: interlayer insulating film 24: damascene pattern
25: 제 2 금속층 25S: 소면적 금속배선 25: second metal layer 25S: small area metal wiring
26: 네거티브 포토레지스트 패턴 27: 포지티브 포토레지스트 패턴26: negative photoresist pattern 27: positive photoresist pattern
28: 다마신 패턴용 레티클 29: 블라인더28: Reticle for damascene pattern 29: Blinder
31: 반도체 기판 32: 반도체 소자의 구성 요소31: semiconductor substrate 32: components of semiconductor device
33: 절연층 34: 식각 방지용 절연막33: insulating layer 34: etching prevention insulating film
35: 콘택홀 35: contact hole
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8736058B2 (en) | 2009-10-29 | 2014-05-27 | Samsung Electronics Corporation | Low-resistance conductive pattern structures and methods of fabricating the same |
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2004
- 2004-05-11 KR KR1020040033208A patent/KR20050108144A/en not_active Application Discontinuation
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