KR20050104208A

KR20050104208A - Method for manufacturing semiconductor device

Info

Publication number: KR20050104208A
Application number: KR1020040029572A
Authority: KR
Inventors: 황경진
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2004-04-28
Filing date: 2004-04-28
Publication date: 2005-11-02

Abstract

본 발명은 누설전류를 최소화하기 위한 반도체 소자 제조 방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막의 적층구조로 이루어지는 게이트 전극을 형성하는 단계와, 상기 기판 결과물 상에 산화공정을 진행하여 게이트 전극을 포함한 기판 결과물 상에 산화막을 형성하는 단계와, 상기 산화막을 식각하여 게이트 전극의 양측벽에 산화막 스페이서를 형성하는 단계와, 상기 기판 결과물 상에 스페이서용 질화막을 형성하는 단계와, 상기 스페이서용 질화막을 식각하여 게이트 전극 양측벽에 L자 모양의 질화막 스페이서를 형성하는 단계와, 상기 게이트 전극 양측 기판에 이온주입을 실시하여 소오스/드레인 영역을 형성함과 동시에 LDD영역을 형성하는 단계와, 상기 이온주입된 불순물이 활성화되도록 기판 결과물을 열처리하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 코너 디펙트(Corner Defect) 발생을 억제시킴으로써 누설전류를 최소화 할 수 있을뿐 아니라 LDD(Lightly Doped Drain) 형성을 위한 이온주입공정을 생략하여 공정단순화를 이룰 수 있다.The present invention discloses a semiconductor device manufacturing method for minimizing leakage current. According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: forming a gate electrode formed of a stacked structure of a gate oxide film and a polysilicon film on a silicon substrate, and performing an oxidation process on the substrate resultant to produce a substrate including a gate electrode. Forming an oxide film on the substrate, etching the oxide film to form oxide spacers on both sidewalls of the gate electrode, forming a nitride nitride film on the substrate, and etching the spacer nitride film on the gate Forming L-shaped nitride film spacers on both side walls of the electrode, ion implanting the substrates on both sides of the gate electrode to form a source / drain region, and forming an LDD region at the same time; And heat treating the substrate resultant to be activated. The. According to the present invention, not only the leakage current can be minimized by suppressing corner defects, but also the process simplification can be achieved by omitting an ion implantation process for forming a lightly doped drain (LDD).

Description

반도체 소자 제조방법{Method For Manufacturing Semiconductor Device}Semiconductor device manufacturing method {Method For Manufacturing Semiconductor Device}

본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는, 소오스/드레인 영역 형성 후의 열처리 시 재결정화 과정에서 측면성장을 억제함으로써, 코너 디펙트(Corner Defect)를 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for preventing corner defects by suppressing lateral growth during recrystallization during heat treatment after source / drain region formation. It is about.

반도체 소자가 미세해지면서 채널지역의 누설전류가 중요한 문제로 대두되고 있다. 특히 게이트가 온(On)되기 전에 빠져나가는 오프(Off) 누설전류는 소자동작에 있어 치명적이다. 이는 정션(Junction) 지역에 디펙트(Defect)가 형성되어 전자가 터널링(Tunnelling)되는 것으로, 채널 및 정션에 디펙트가 없다면 누설전류는 크게 줄어들 것이다.As semiconductor devices become finer, leakage current in the channel region becomes an important problem. In particular, the off leakage current that exits before the gate is turned on is fatal to device operation. This is because defects are formed in the junction area and electrons are tunneled. If there is no defect in the channel and the junction, the leakage current will be greatly reduced.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, 기판상에 게이트 산화막(22)과 폴리게이트 전극(23)을 형성한 후 게이트 재산화를 통하여 게이트 산화막(24)을 형성한다. 이어서, 저농도 이온주입을 실시하여 LDD 영역(25)을 형성한다. Referring to FIG. 1A, after the gate oxide film 22 and the polygate electrode 23 are formed on a substrate, the gate oxide film 24 is formed through gate reoxidation. Subsequently, low concentration ion implantation is performed to form the LDD region 25.

도 1b를 참조하면, 상기 기판 결과물에 대해 열처리를 실시하게 되면, 확산된 LDD 영역(25a)이 형성되며, 그 다음, 상기 게이트 산화막(24) 상에 질화막(26)을 형성한다. Referring to FIG. 1B, when the heat treatment is performed on the substrate resultant, a diffused LDD region 25a is formed, and then a nitride layer 26 is formed on the gate oxide layer 24.

도 1c를 참조하면, 상기 질화막(26)을 블랭킷(Blanket) 식각하여 질화막 스페이서(26a)를 형성한 후 고농도 이온주입을 실시하여 소오스/드레인 영역(27)을 형성한다. Referring to FIG. 1C, the nitride layer 26 is blanket-etched to form a nitride layer spacer 26a, followed by high ion implantation to form a source / drain region 27.

도 1d를 참조하면, 주입된 불순물을 활성화 시키기 위하여 상기 기판 결과물에 대해 열처리를 실시한다. Referring to FIG. 1D, heat treatment is performed on the substrate resultant to activate the implanted impurities.

이때, 엔모스(NMOS) 지역은 As(비소) 이온주입으로 인하여 소오스/드레인 지역이 완전히 비정질화된 상태에서 열처리에 따라 실리콘 기판의 결정을 따라서 재결정화가 발생한다. At this time, in the NMOS region, recrystallization occurs along the crystal of the silicon substrate by heat treatment in a state in which the source / drain region is completely amorphous due to As (arsenic) ion implantation.

그런데, 도 2에 도시된 바와 같이, 재결정화가 수직방향으로 먼저 일어나지만 측면방향으로도 일어나면서 두 방향성을 따라 재성장이 맞닺는 곳에서 그레인 바운더리(Grain Boundary) 형식으로 디스로케이션(Dislocation)이 발생한다. 이를 코너 디펙트(Corner Defect : 29)라 부르는데, 이러한 디펙트는 이온주입 마스크의 모양과 밀접한 관계를 갖고 있다. 즉, 엔모스 소오스/드레인 이온주입 시 마스크의 모양으로 인하여 밑으로 볼록한 항아리 모양의 비정질 층이 형성되고, 마스킹(Masking)되는 일정 하부의 지역도 측면방향으로 비정질화 되어 추후 열처리 시 상기와 같이, 측면방향의 재결정화가 일어나게 되어 코너 디펙트(29)가 발생한다. However, as shown in FIG. 2, relocation of crystallization occurs first in the vertical direction, but also occurs in the lateral direction, and dislocation occurs in the form of grain boundary at the location where regrowth meets along the two directions. . This is called corner defect (29), which is closely related to the shape of the ion implantation mask. That is, due to the shape of the mask during NMOS source / drain ion implantation, a convex jar-shaped amorphous layer is formed below, and an area below a certain masking area is also amorphous in the lateral direction, and as described above in the later heat treatment, Recrystallization in the lateral direction occurs to produce a corner defect 29.

또한, 기존의 방법으로 버퍼산화막이 있는 상태에서 소오스/드레인 이온주입으로 발생한 Rp 디펙트가 리코일드 옥시전(Recoiled Oxygen)으로 인하여 열처리 시에도 잘 없어지지 않고 존재하게 된다.In addition, Rp defects generated by source / drain ion implantation in the presence of the buffer oxide film by the conventional method do not disappear well even during heat treatment due to Recoiled Oxygen.

이렇게 채널 지역 및 정션부분에 디스로케이션 및 디펙트가 발생하게 되면, 소자동작에 있어 드레인 전류(Drain Current) 감소를 야기하기도 하며, 턴온(Turn On) 전압 이전에 전류가 흐르는 오프 리키지(Off Leakage) 특성도 열화된다. 특히, 디램(DRAM)과 같은 기억소자와 미세 로직소자에 있어서 상기와 같은 오프 리키지는 매우 치명적이다. 또한, 기존의 모스 트랜지스터(MOS Transistor) 구조는 익스텐션(Extention) 소오스/드레인 이온주입을 실시하기 위하여 많은 공정이 필요하고 LDD 구조 형성으로 인한 열처리로 단채널(Short Channel) 형상이 나타난다.When dislocations and defects occur in the channel region and the junction part, the drain current may be reduced in device operation, and the off leakage flows before the turn on voltage. ) Properties are also degraded. In particular, in the memory device and the fine logic device such as DRAM (DRAM), such an off-rike is very fatal. In addition, a conventional MOS transistor structure requires many processes to perform extension source / drain ion implantation, and a short channel shape is formed by heat treatment due to LDD structure formation.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 소오스/드레인 영역 형성 후 열처리 시 재결정화 과정에서 측면방향의 성장을 억제하여 코너 디펙트를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a method for manufacturing a semiconductor device that can prevent the corner defects by inhibiting the growth in the lateral direction during the recrystallization process during heat treatment after forming the source / drain region. Its purpose is to.

또한, 본 발명은 LDD 형성을 위한 저농도 이온주입공정과 LDD 열처리 공정을 생략함으로써 공정단순화를 얻음은 물론 LDD 열처리로 인한 모스의 단채널화를 억제할 수 있는 반도체 소자 제조방법을 제공하는데 다른 목적이 있다. Another object of the present invention is to provide a method for fabricating a semiconductor device capable of obtaining process simplicity by suppressing a low concentration ion implantation process and an LDD heat treatment process for LDD formation and of suppressing short channelization of MOS due to LDD heat treatment. have.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 게이트 산화막 및 폴리실리콘막의 적층구조로 이루어지는 게이트 전극을 형성하는 단계; 상기 기판 결과물 상에 산화공정을 진행하여 게이트 전극을 포함한 기판 결과물 상에 산화막을 형성하는 단계; 상기 산화막을 식각하여 게이트 전극의 양측벽에 산화막 스페이서를 형성하는 단계; 상기 기판 결과물 상에 스페이서용 질화막을 형성하는 단계; 상기 스페이서용 질화막을 식각하여 게이트 전극 양측벽에 L자 모양의 질화막 스페이서를 형성하는 단계; 상기 게이트 전극 양측 기판에 이온주입을 실시하여 소오스/드레인 영역을 형성함과 동시에 LDD영역을 형성하는 단계; 및 상기 이온주입된 불순물이 활성화되도록 기판 결과물을 열처리하는 단계를 포함하는 반도체 소자 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a gate electrode having a laminated structure of a gate oxide film and a polysilicon film on a silicon substrate; Performing an oxidation process on the substrate product to form an oxide film on the substrate product including a gate electrode; Etching the oxide film to form oxide spacers on both sidewalls of the gate electrode; Forming a nitride film for a spacer on the substrate resultant; Etching the spacer nitride film to form L-shaped nitride film spacers on both side walls of the gate electrode; Implanting ions into the substrates on both sides of the gate electrode to form a source / drain region and an LDD region at the same time; And heat treating a substrate resultant to activate the ion-implanted impurities.

(실시예) (Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a내지 도 3d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위한 도면이다.3A to 3D are diagrams for describing a method of manufacturing a semiconductor device according to the present invention.

도 3a를 참조하면, 실리콘 기판(31) 상에 게이트 산화막(32)과 폴리게이트 전극(33)을 형성한 후 게이트 재산화를 통하여 20∼100Å 두께의 얇은 게이트 산화막(34)을 형성한다. Referring to FIG. 3A, after the gate oxide film 32 and the polygate electrode 33 are formed on the silicon substrate 31, a thin gate oxide film 34 having a thickness of 20 to 100 占 퐉 is formed through gate reoxidation.

도 3b를 참조하면, 상기 게이트 산화막(34)을 게이트 양측벽에만 남긴 후 제거한다. 이어서, 폴리 게이트 전극(33) 두께의 1/8∼1/4 두께로 Si3N4 또는 SiON의 스페이서용 질화막(36)을 증착한다.Referring to FIG. 3B, the gate oxide layer 34 is removed after leaving only the gate sidewalls. Subsequently, a nitride film 36 for a spacer of Si 3 N 4 or SiON is deposited to a thickness of 1/8 to 1/4 of the thickness of the poly gate electrode 33.

종래의 소자형성 방법은 LDD를 형성하기 위해 로우 에너지 이온주입 장치를 이용하여 이온주입을 실시하지만 본 발명은 LDD형성을 위한 이온주입은 생략한다.The conventional device formation method performs ion implantation using a low energy ion implantation apparatus to form LDD, but the present invention omits ion implantation for LDD formation.

도 3c에 도시한 바와 같이, 상기 스페이서용 질화막에 플라즈마를 이용한 건식식각을 실시하여 L자형 질화막 스페이서를 형성한다. 여기서 CH3F를 에천트로 사용하며, 종래의 두꺼운 질화막 스페이서 모양과 달리 L자형 스페이서는 두께가 얇다. As shown in FIG. 3C, an L-type nitride film spacer is formed by performing dry etching using plasma on the spacer nitride film. Here, CH3F is used as an etchant, and unlike the conventional thick nitride film spacer shape, the L-shaped spacer is thin.

도 3d를 참조하면, 상기 폴리게이트 전극의 양측 기판에 고농도 이온주입을 실시하여 소오스/드레인 영역(37)을 형성하며, 상기 이온주입의 도펀트 양은 대략 1E15 내지 6E15(atoms/㎠)으로 한다. 이때, 기 형성되었던 L형의 질화막 스페이서(36a)로 인하여 상기 질화막 스페이서(36a) 하부의 실리콘 기판에 자연스럽게 LDD정션이 형성된다. 이는 질화막 스페이서(36a)가 딥(deep) 소오스/드레인 이온주입시 블로킹 레이어(Blocking Layer)의 역할을 하기 때문이다. 또한, 추후 열처리 시 디펙트 제거에 방해가 되는 리코일드 옥시젼의 발생을 억제하기 위해 질화막 증착 이전 버퍼 산화막을 제거한다.Referring to FIG. 3D, source / drain regions 37 are formed by performing high concentration ion implantation on both substrates of the polygate electrode, and the dopant amount of the ion implantation is approximately 1E15 to 6E15 (atoms / cm 2). At this time, the LDD junction is naturally formed on the silicon substrate under the nitride spacer 36a due to the previously formed L-type nitride spacer 36a. This is because the nitride layer spacer 36a acts as a blocking layer during deep source / drain ion implantation. In addition, the buffer oxide film is removed before deposition of the nitride film in order to suppress the generation of recoil oxide, which hinders defect removal during the subsequent heat treatment.

반면, 종래의 구조에서 기존의 두꺼운 LDD 질화막증착은 미리 형성되었던 LDD 정션의 확산을 야기하여 소오스/드레인간의 채널 길이가 짧아져 소자가 형성되었을 때 단채널 형상이 나타나기 때문에 본 발명에서는 질화막 스페이서 형성 및 딥 소오스/드레인 이온주입 후 상기 결과물에 대해 주입된 도펀트 활성화 및 비정질화된 실리콘 층을 재결정화 시키기 위하여 열처리를 실시한다. 이때, 상기 열처리는 소오스/드레인 영역의 실리콘 표면이 RTA 챔버(Rapid Thermal Annealing Chamber)에 노출된 상태에서 실시되며, 50∼100℃/sec의 속도로 승온시켜 950∼1000℃의 온도에서 8∼15초의 시간동안 O2가 없는 N2분위기에서 진행시킨다.On the other hand, in the present invention, since the conventional thick LDD nitride deposition causes diffusion of LDD junctions that have been formed in advance, the channel length between the source and drain is shortened to form a short channel shape when the device is formed. After source / drain ion implantation, heat treatment is performed to recrystallize the dopant activation and amorphous silicon layer implanted on the resultant. At this time, the heat treatment is performed in a state where the silicon surface of the source / drain region is exposed to the RTA chamber (Rapid Thermal Annealing Chamber), and the temperature is increased at a rate of 50 to 100 ° C./sec to 8 to 15 at a temperature of 950 to 1000 ° C. Run in N2 atmosphere without O2 for seconds.

이상에서와 같이, 본 발명은 소오스/드레인 형성 시 LDD 영역이 L자 모양으로 형성되며 소오스/드레인을 형성하기 위한 이온주입 후 비정질 층의 모양이 기존의 항아리 모양을 띄지 않고 그릇모양(갚어질수록 폭이 좁아지는 모양)이 되므로, 추후 열처리시 재 결정화 과정에서 측면방향으로 재성장이 일어나지 않고 수직성장만이 주가되어 자연히 코너 디펙트도 없어지게 된다. 따라서, 본 발명은 코너 디펙트를 방지하여 누설전류를 최소화하고 LDD 열처리로 인한 모스의 단채널화를 억제하여 반도체 소자의 특성을 향상시킬 수 있다.As described above, in the present invention, when the source / drain formation, the LDD region is formed in an L-shape, and the shape of the amorphous layer after ion implantation for forming the source / drain does not have a conventional jar shape, Since the width becomes narrower), re-crystallization does not occur laterally during re-crystallization during heat treatment, and only vertical growth is mainly used, and corner defects naturally disappear. Accordingly, the present invention can prevent corner defects to minimize leakage current and suppress short channelization of MOS due to LDD heat treatment, thereby improving characteristics of a semiconductor device.

또한, 본 발명은 L자 형의 얇은 질화막 스페이서로 인하여 소오스/드레인 이온주입시 LDD 영역까지 형성할 수 있으므로, 상기 LDD 형성을 위한 이온주입공정 및 열처리를 생략함으로써 공정단순화를 얻을 수 있다.In addition, the present invention can form up to the LDD region at the time of source / drain ion implantation due to the L-shaped thin nitride film spacer, thereby simplifying the process by omitting the ion implantation process and heat treatment for forming the LDD.

게다가, 본 발명은 소오스/드레인 이온주입 시 버퍼산화막을 모두 제거하고 이온주입을 실시하므로, 리코일드 옥시전 존재하지 않게 되어 추후 열처리 공정에서 쉽게 Rp 디펙트가 사라지게 되어, 정션 리키지 커런트 및 오프 리키지 커런트를 효과적으로 억제할 수 있다.In addition, the present invention removes all of the buffer oxide film and performs ion implantation during source / drain ion implantation, thereby eliminating the presence of recoil oxygen, and easily causing the Rp defect to disappear in the subsequent heat treatment process. It can effectively suppress the current.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2는 종래 반도체 소자 제조방법의 문제점을 설명하기 위한 도면.2 is a view for explaining the problem of the conventional semiconductor device manufacturing method.

도 3a 내지 도 3d은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21, 31 : 기판 22, 32 : 게이트 산화막21, 31: substrate 22, 32: gate oxide film

23, 33 : 폴리 게이트 전극 24, 34 : 게이트 산화막 23, 33: poly gate electrode 24, 34: gate oxide film

25 : LDD 영역 25a : 열처리 후 LDD 정션의 확산영역25: LDD region 25a: Diffusion region of LDD junction after heat treatment

25b : 소오스/드레인 형성후의 LDD영역25b: LDD region after source / drain formation

26, 36 : 질화막 26a : 질화막 스페이서26, 36: nitride film 26a: nitride film spacer

36a : L자형 질화막 스페이서 27, 37 : 소오스/드레인 영역 36a: L-shaped nitride film spacer 27, 37: source / drain region

28 : Rp(Project Range) 디펙트 29 : 코너 디펙트28: Rp (Project Range) defect 29: Corner defect

Claims

실리콘 기판 상에 게이트 산화막 및 폴리실리콘막의 적층구조로 이루어지는 게이트 전극을 형성하는 단계; Forming a gate electrode having a stacked structure of a gate oxide film and a polysilicon film on a silicon substrate;

상기 기판 결과물 상에 산화공정을 진행하여 게이트 전극을 포함한 기판 결과물 상에 산화막을 형성하는 단계; Performing an oxidation process on the substrate product to form an oxide film on the substrate product including a gate electrode;

상기 산화막을 식각하여 게이트 전극의 양측벽에 산화막 스페이서를 형성하는 단계; Etching the oxide film to form oxide spacers on both sidewalls of the gate electrode;

상기 기판 결과물 상에 스페이서용 질화막을 형성하는 단계; Forming a nitride film for a spacer on the substrate resultant;

상기 스페이서용 질화막을 식각하여 게이트 전극 양측벽에 L자 모양의 질화막 스페이서를 형성하는 단계; Etching the spacer nitride film to form L-shaped nitride film spacers on both side walls of the gate electrode;

상기 게이트 전극 양측 기판에 이온주입을 실시하여 소오스/드레인 영역을 형성함과 동시에 LDD영역을 형성하는 단계; 및 Implanting ions into the substrates on both sides of the gate electrode to form a source / drain region and an LDD region at the same time; And

상기 이온주입된 불순물이 활성화되도록 기판 결과물을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법. And heat-treating the substrate product to activate the ion-implanted impurities.

제 1 항에 있어서, 상기 산화막은 20∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the oxide film is formed to a thickness of 20 to 100 GPa.

제 1 항에 있어서, 상기 스페이서용 질화막은 Si3N4 또는 SiON막인 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the spacer nitride film is a Si3N4 or SiON film.

제 1 항에 있어서, 상기 질화막 스페이서를 형성하는 단계는 스페이서용 질화막을 플라즈마를 이용한 비등방성 건식식각으로 식각하여 달성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein forming the nitride film spacer is achieved by etching the spacer nitride film by anisotropic dry etching using plasma.

제 4 항에 있어서, 상기 건식식각은 CH3F 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 4, wherein the dry etching is performed by using a CH 3 F gas.

제 1 항에 있어서, 상기 스페이서용 질화막은 폴리실리콘막 두께의 1/8 내지 1/4의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the spacer nitride film is formed to a thickness of 1/8 to 1/4 of the thickness of the polysilicon film.

제 1 항에 있어서, 상기 열처리는 급속열처리 공정으로 수행하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the heat treatment is performed by a rapid heat treatment process.

제 7 항에 있어서, 상기 급속열처리 공정은 램핑속도를 50∼100℃/초로 하면서 950∼1000℃의 온도 및 N2 분위기에서 8∼15초의 시간동안 실시하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 7, wherein the rapid heat treatment is performed at a temperature of 950-1000 ° C. and an N 2 atmosphere for 8-15 seconds with a ramping rate of 50-100 ° C./sec.