KR20050096607A - 고속 저전력 래치 회로 및 이를 포함하는 플립-플롭 회로 - Google Patents

고속 저전력 래치 회로 및 이를 포함하는 플립-플롭 회로 Download PDF

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Abstract

고속 저전력 래치 회로 및 이를 포함하는 플립-플롭 회로가 제공된다. 고속 저전력 래치 회로는 구동부 및 저장부를 포함한다. 구동부는 제1 입력 신호 및 제1 입력 신호의 반전 신호와 제2 입력 신호 및 제2 입력 신호의 반전 신호에 응답하여, 출력 신호 및 출력 신호의 반전 신호를 소정의 전압 레벨로 구동한다. 저장부는 구동부에 의해 구동된 출력 신호의 전압 레벨 및 출력 신호의 반전 신호의 전압 레벨을 래치하고, 제1 입력 신호의 반전 신호 또는 제2 입력 신호의 반전 신호에 응답하여 인에이블(enable) 또는 디스에이블(disable)된다. 고속 저전력 래치 회로는 종래의 구동부 및 저장부의 회로 구조들을 변경함으로써 고속으로 동작하며 전력 소모를 감소시킬 수 있다. 그리고, 플립-플롭 회로는 고속 저전력 래치 회로를 포함하므로 고속으로 동작하며 전력 소모를 감소시킬 수 있다.

Description

고속 저전력 래치 회로 및 이를 포함하는 플립-플롭 회로{High speed low power latch circuit and flip-flop circuit including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 보다 상세하게는, 고속 저전력 래치 회로 및 이를 포함하는 플립-플롭 회로에 관한 것이다.
반도체 집적 회로들 중 디지털 회로에서 데이터 기억 소자로서 플립-플롭 회로가 사용된다. 플립-플롭 회로는 클락 신호(clock signal)에 의해 결정되는 시각에서 입력 신호를 샘플링(sampling)하여 출력 신호로 변환시킨다. 플립-플롭 회로는 디램(DRAM)과 같은 반도체 메모리 장치 또는 프로세서 등에 널리 사용된다.
도 1은 종래 기술에 따른 플립-플롭 회로의 일례를 나타내는 회로도이다.
도 1을 참조하면, 종래의 기술에 따른 플립-플롭 회로(100)는, 센스 앰프(sense amplifier) 플립-플롭 회로로서, 센스 앰프 회로(110) 및 래치 회로(130)를 포함한다.
센스 앰프 회로(110)는 피모스(PMOS) 트랜지스터들(111 ~ 114), 엔모스(NMOS) 트랜지스터들(115 ~ 121), 및 인버터들(inverters)(122, 123)을 포함한다.
래치 회로(130)는 엔모스 트랜지스터들(131 ~ 134) 및 크로스-커플된(cross-coupled) 인버터들(135, 136)을 포함한다. 래치 회로(130)는 엔모스 트랜지스터들로 구현된 캐스코드 래치(cascode latch)라고도 한다.
플립-플롭 회로(100)의 동작을 설명하면 다음과 같다. 클락 신호(CK)가 로우 레벨(low level)인 구간 동안, 센스 앰프 회로(110)는 제1 및 제2 노드들(nodes)(N11, N12)의 전압 레벨들을 전원 전압(VDD) 레벨로 프리차지(precharge)한다. 따라서, 래치 회로(120)의 출력 신호들(Q, QN)은 이전의 논리 상태 값을 그대로 유지한다.
한편, 클락 신호(CK)가 로우 레벨에서 하이 레벨(high level)로 천이(transition)할 때, 피모스 트랜지스터들(111, 114)은 턴-오프(turn-off)되고 엔모스 트랜지스터(121)는 턴-온(turn-on)된다. 이 때, 제1 및 제2 노드들(N11, N12)의 전압 레벨은 입력 신호(DH) 및 입력 신호(DH)의 반전 신호(DL)의 전압 레벨들에 따라 결정된다.
예를 들어, 입력 신호(DH)의 전압 레벨이 하이 레벨이고 반전 신호(DL)의 전압 레벨이 로우 레벨일 때, 제1 노드(N11)의 전압 레벨은 로우 레벨로 방전(discharging)되고, 제2 노드(N12)의 전압 레벨은 하이 레벨로 유지된다. 그 다음에, 인버터들(122, 123)은 제1 및 제2 노드들(N11, N12)의 전압 레벨들을 반전시켜 하이 레벨의 전압 및 로우 레벨의 전압을 출력한다. 그러면, 래치 회로(130)는 인버터들(122, 123)의 출력 신호들에 응답하여 로우 레벨인 출력 신호(Q) 및 하이 레벨인 출력 신호(Q)의 반전 신호(QN)를 발생하고 래치한다.
그런데, 종래의 플립-플롭 회로(100)에 있어서, 센스 앰프 회로(110)의 출력을 구성하는 인버터들(122, 123)에 의한 신호의 전파 지연(propagation delay)때문에, 래치 회로(130)의 출력(Q 또는 QN)이 하이 레벨로 상승하는 상승 천이 동작(rising transition operation)의 속도가 저하될 수 있다.
도 2는 종래 기술에 따른 플립-플롭 회로의 다른 일례를 나타내는 회로도이다. 즉, 도 2는 도 1에 도시된 플립-플롭의 문제점을 개선한 플립-플롭 회로를 나타낸다.
도 2를 참조하면, 종래의 기술에 따른 다른 일례의 플립-플롭 회로(200)는, 센스 앰프 플립-플롭 회로로서, 센스 앰프 회로(210) 및 래치 회로(230)를 포함한다.
센스 앰프 회로(210)는 피모스 트랜지스터들(211 ~ 214) 및 엔모스 트랜지스터들(215 ~ 221)을 포함한다.
래치 회로(230)는 인버터들(231, 232), 제1 구동부(240), 제2 구동부(250), 및 저장부(260)를 포함한다.
제1 구동부(240)는 서로 직렬로 연결된 엔모스 트랜지스터(241) 및 피모스 트랜지스터(242)를 포함한다. 제2 구동부(250)는 서로 직렬로 연결된 피모스 트랜지스터(251) 및 엔모스 트랜지스터(252)를 포함한다. 저장부(260)는 크로스-커플된 인버터들(261, 262)을 포함한다.
플립-플롭 회로(200)의 동작을 설명하면 다음과 같다. 클락 신호(CK)가 로우 레벨인 구간 동안, 센스 앰프 회로(210)는 제1 및 제2 노드들(N21, N22)의 전압 레벨들을 전원 전압(VDD) 레벨로 프리차지(precharge)한다. 따라서, 래치 회로(230)의 출력 신호들(Q, QN)은 이전의 논리 상태 값을 그대로 유지한다.
한편, 클락 신호(CK)가 로우 레벨에서 하이 레벨(high level)로 천이할 때, 피모스 트랜지스터들(211, 214)은 턴-오프되고 엔모스 트랜지스터(221)는 턴-온된다. 이 때, 제1 및 제2 노드들(N21, N22)의 전압 레벨은 입력 신호(DH) 및 입력 신호(DH)의 반전 신호(DL)의 전압 레벨들에 따라 결정된다.
예를 들어, 입력 신호(DH)의 전압이 하이 레벨이고 반전 신호(DL)의 전압이 로우 레벨일 때, 제1 노드(N21)의 전압 레벨은 로우 레벨로 방전(discharging)되고, 제2 노드(N22)의 전압 레벨은 하이 레벨로 유지된다. 그러면, 래치 회로(230)의 제1 구동부(240)는 센스 앰프 회로(210)의 로우 레벨인 출력 신호에 응답하여 출력 신호(Q)를 하이 레벨로 빠르게 천이시키고, 래치 회로(230)의 제2 구동부(250)는 출력 신호(Q)의 반전 신호(QN)를 로우 레벨로 천이시킨다. 그 후, 래치 회로(230)의 저장부(260)는 상기 출력 신호(Q) 및 상기 출력 신호(Q)의 반전 신호(QN)를 래치한다.
그런데, 종래의 플립-플롭 회로(200)에 있어서, 저장부(260)에 포함된 크로스-커플된 인버터들(261, 262)은 인에이블 상태(또는 활성화(activation) 상태)를 유지하므로 전력 소모가 증가될 수 있다.
따라서, 본 발명이 이루고자 하는 제1 기술적 과제는 고속으로 동작하고 전력 소모가 적은 고속 저전력 래치 회로를 제공하는 데 있다.
그리고, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 고속 저전력 래치 회로를 포함하는 플립-플롭 회로를 제공하는 데 있다.
상기 제1 기술적 과제를 달성하기 위하여 본 발명의 제1 실시예에 따른 래치 회로는, 제1 입력 신호 및 상기 제1 입력 신호의 반전 신호와 제2 입력 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여, 출력 신호 및 상기 출력 신호의 반전 신호를 소정의 전압 레벨로 구동하는 구동부; 및 상기 구동된 출력 신호의 전압 레벨 및 출력 신호의 반전 신호의 전압 레벨을 래치하고, 상기 제1 입력 신호의 반전 신호 또는 상기 제2 입력 신호의 반전 신호에 응답하여 인에이블 또는 디스에이블되는 저장부를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 저장부는 크로스-커플된 인버터들을 포함하며, 상기 인버터들 중 하나는 상기 구동부가 활성화되어 동작하는 동안 상기 제1 입력 신호의 반전 신호 또는 상기 제2 입력 신호의 반전 신호에 응답하여 디스에이블된다.
바람직한 실시예에 따르면, 상기 구동부에 의해 구동되는 전압 레벨은 전원 전압 또는 접지 전압이다.
바람직한 실시예에 따르면, 상기 제1 입력 신호의 반전 신호 및 상기 제2 입력 신호의 반전 신호는 인버터에 의해 각각 발생된다.
바람직한 실시예에 따르면, 상기 저장부는, 소스가 전원 전압에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되는 제1 피모스 트랜지스터; 소스가 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제2 입력 신호를 반전시키는 인버터의 출력에 연결되며 드레인이 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되는 제2 피모스 트랜지스터; 드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되며 소스가 접지 전압에 연결되는 제1 엔모스 트랜지스터; 소스가 상기 전원 전압에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되는 제3 피모스 트랜지스터; 소스가 상기 제3 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제1 입력 신호를 반전시키는 인버터의 출력에 연결되며 드레인이 상기 출력 신호가 발생되는 노드에 연결되는 제4 피모스 트랜지스터; 및 드레인이 상기 제4 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되고 소스가 상기 접지 전압에 연결되는 제2 엔모스 트랜지스터를 구비하며, 상기 제1, 제2, 제3, 및 제4 피모스 트랜지스터들과 상기 제1 및 제2 엔모스 트랜지스터들은 상기 크로스-커플된 인버터들을 구성하며, 상기 제1 입력 신호의 반전 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여 상기 제2 및 제4 피모스 트랜지스터들은 상기 인버터들 중 하나의 인에이블 여부를 결정한다.
바람직한 실시예에 따르면, 상기 구동부는, 상기 제1 입력 신호에 응답하여 상기 출력 신호를 전원 전압으로 구동하고, 상기 제2 입력 신호의 반전 신호에 응답하여 상기 출력 신호를 접지 전압으로 구동하는 제1 구동부; 및 상기 제1 입력 신호의 반전 신호에 응답하여 상기 출력 신호의 반전 신호를 상기 접지 전압으로 구동하고, 상기 제2 입력 신호에 응답하여 상기 출력 신호의 반전 신호를 상기 전원 전압으로 구동하는 제2 구동부를 포함한다.
상기 제1 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 따른 래치 회로는, 제1 입력 신호 및 상기 제1 입력 신호의 반전 신호와 제2 입력 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여, 출력 신호 및 상기 출력 신호의 반전 신호를 소정의 전압 레벨로 구동하는 구동부; 및 상기 구동된 출력 신호의 전압 레벨 및 출력 신호의 반전 신호의 전압 레벨을 래치하고, 상기 제1 입력 신호 또는 상기 제2 입력 신호에 응답하여 인에이블 또는 디스에이블되는 저장부를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 저장부는 크로스-커플된 인버터들을 포함하며, 상기 인버터들 중 하나는 상기 구동부가 활성화되어 동작하는 동안 상기 제1 입력 신호 또는 상기 제2 입력 신호에 응답하여 디스에이블된다.
바람직한 실시예에 따르면, 상기 저장부는, 소스가 전원 전압에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되며 드레인이 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되는 제1 피모스 트랜지스터; 드레인이 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제1 입력 신호에 연결되는 제1 엔모스 트랜지스터; 드레인이 상기 제1 엔모스 트랜지스터의 소스에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되며 소스가 접지 전압에 연결되는 제2 엔모스 트랜지스터; 소스가 상기 전원 전압에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되며 드레인이 상기 출력 신호가 발생되는 노드에 연결되는 제2 피모스 트랜지스터; 드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제2 입력 신호에 연결되는 제3 엔모스 트랜지스터; 및 드레인이 상기 제3 엔모스 트랜지스터의 소스에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되며 소스가 상기 접지 전압에 연결되는 제4 엔모스 트랜지스터를 구비하며, 상기 제1 및 제2 피모스 트랜지스터들과 상기 제1, 제2, 제3, 및 제4 엔모스 트랜지스터들은 상기 크로스-커플된 인버터들을 구성하며, 상기 제1 및 제2 입력 신호들에 응답하여 상기 제1 및 제3 엔모스 트랜지스터들은 상기 크로스-커플된 인버터들의 인에이블 여부를 결정한다.
상기 제2 기술적 과제를 달성하기 위하여 본 발명에 따른 플립-플롭 회로는, 클락 신호에 응답하여, 입력 신호 및 상기 입력 신호의 반전 신호를 감지하고 증폭하는 센스 앰프 회로; 및 상기 센스 앰프 회로의 출력 신호들에 응답하여, 상기 입력 신호 및 상기 입력 신호의 반전 신호를 래치하는 래치 회로를 구비하며, 상기 래치 회로는 상기 센스 앰프 회로의 출력 신호들 및 상기 출력 신호들의 반전 신호들에 응답하여, 상기 입력 신호 및 상기 입력 신호의 반전 신호가 발생되는 노드들을 소정의 전압 레벨들로 구동하는 구동부; 및 상기 노드들에 저장되는 상기 입력 신호 및 상기 입력 신호의 반전 신호를 래치하고, 상기 센스 앰프 회로의 출력 신호들 또는 상기 출력 신호들의 반전 신호들에 응답하여 인에이블 또는 디스에이블되는 저장부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 저장부는 크로스-커플된 인버터들을 포함하며, 상기 인버터들 중 하나는 상기 구동부가 활성화되어 동작하는 동안 상기 출력 신호들 또는 상기 출력 신호들의 반전 신호들에 응답하여 디스에이블된다.
이러한 본 발명에 따른 본 발명에 따른 래치 회로는 구동부 및 저장부의 회로 구조들을 변경함으로써 고속으로 동작하며 전력 소모를 감소시킬 수 있다.
그리고, 본 발명에 따른 플립-플롭 회로는 상기 래치 회로를 포함하므로 고속으로 동작하며 전력 소모를 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 플립-플롭 회로를 나타내는 회로도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 플립-플롭 회로(300)는, 센스 앰프 플립-플롭 회로로서, 센스 앰프 회로(310) 및 래치 회로(330)를 구비한다.
센스 앰프 회로(310)는 피모스 트랜지스터들(311 ~ 314) 및 엔모스 트랜지스터들(315 ~ 321)을 포함한다.
래치 회로(330)는 인버터들(331, 332), 제1 구동부(340), 제2 구동부(350), 및 저장부(360)를 포함한다. 제1 및 제2 구동부들(340, 350)은 신호를 발생하는 구동부(driver)의 역할을 수행한다. 즉, 제1 및 제2 구동부들(340, 350)은 래치 회로(330)의 출력 신호(Q) 및 출력 신호(Q)의 반전 신호(QN)의 전압 레벨들을 하이 레벨(VDD) 또는 로우 레벨(VSS)로 구동(또는 천이)시킨다.
제1 구동부(340)는 서로 직렬로 연결된 엔모스 트랜지스터(341) 및 피모스 트랜지스터(342)를 포함한다. 엔모스 트랜지스터(341)의 소스(source)에는 접지 전압(VSS)이 연결되고, 피모스 트랜지스터(342)의 소스에는 전원 전압(VDD)이 연결된다.
제2 구동부(350)는 서로 직렬로 연결된 피모스 트랜지스터(351) 및 엔모스 트랜지스터(352)를 포함한다. 피모스 트랜지스터(351)의 소스에는 전원 전압(VDD)이 연결되고, 엔모스 트랜지스터(352)의 소스에는 접지 전압(VSS)이 연결된다.
저장부(360)는 피모스 트랜지스터들(361, 362, 364, 365) 및 엔모스 트랜지스터들(363, 366)을 포함한다.
제1 피모스 트랜지스터(361)는 소스가 전원 전압(VDD)에 연결되고 게이트(gate)가 출력 신호(Q)가 발생되는 노드(node)에 연결된다. 제2 피모스 트랜지스터(362)는 소스가 제1 피모스 트랜지스터(361)의 드레인(drain)에 연결되고 게이트가 제2 입력 신호(즉, 제2 노드(N32)에 발생되는 입력 신호)를 반전시키는 인버터(332)의 출력에 연결되며 드레인이 출력 신호(Q)의 반전 신호(QN)가 발생되는 노드에 연결된다. 제1 엔모스 트랜지스터(363)는 드레인이 제2 피모스 트랜지스터(363)의 드레인에 연결되고 게이트가 출력 신호(Q)가 발생되는 노드에 연결되며 소스가 접지 전압(VSS)에 연결된다.
제3 피모스 트랜지스터(364)는 소스가 전원 전압(VDD)에 연결되고 게이트가 출력 신호(Q)의 반전 신호(QN)가 발생되는 노드에 연결된다. 제4 피모스 트랜지스터(365)는 소스가 제3 피모스 트랜지스터(364)의 드레인에 연결되고 게이트가 제1 입력 신호(즉, 제1 노드(N31)에 발생되는 입력 신호)를 반전시키는 인버터(331)의 출력에 연결되며 드레인이 출력 신호(Q)가 발생되는 노드에 연결된다. 제2 엔모스 트랜지스터(366)는 드레인이 제4 피모스 트랜지스터(365)의 드레인에 연결되고 게이트가 출력 신호(Q)의 반전 신호(QN)가 발생되는 노드에 연결되고 소스가 접지 전압(VSS)에 연결된다.
피모스 트랜지스터들(361, 362, 364, 365) 및 엔모스 트랜지스터들(363, 366)은 서로 크로스-커플된(cross-coupled) 인버터들을 구성하며, 제2 및 제4 피모스 트랜지스터들(362, 365)은 상기 제1 입력 신호의 반전 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여 상기 각각의 인버터들을 인에이블 여부를 결정한다. 저장부(360)는 래치 회로(330)의 출력 신호(Q) 및 출력 신호(Q)의 반전 신호(QN)를 래치한다.
플립-플롭 회로(300)의 동작을 설명하면 다음과 같다. 클락 신호(CK)가 로우 레벨(low level)인 구간 동안, 센스 앰프 회로(310)는 제1 및 제2 노드들(N31, N32)의 전압 레벨들을 전원 전압(VDD) 레벨로 프리차지(precharge)한다. 따라서, 래치 회로(330)의 출력 신호들(Q, QN)은 이전의 논리 상태 값을 그대로 유지한다.
한편, 클락 신호(CK)가 로우 레벨에서 하이 레벨(high level)로 천이할 때, 피모스 트랜지스터들(311, 314)은 턴-오프되고 엔모스 트랜지스터(321)는 턴-온된다. 이 때, 제1 및 제2 노드들(N31, N32)의 전압 레벨은 입력 신호(DH) 및 입력 신호(DH)의 반전 신호(DL)의 전압 레벨들에 따라 결정된다.
예를 들어, 입력 신호(DH)의 전압이 하이 레벨이고 반전 신호(DL)의 전압이 로우 레벨일 때, 제1 노드(N31)의 전압 레벨은 로우 레벨로 방전(discharging)되고, 제2 노드(N32)의 전압 레벨은 하이 레벨로 유지된다. 그러면, 래치 회로(330)의 제1 구동부(340)는 센스 앰프 회로(340)의 로우 레벨인 출력 신호에 응답하여 출력 신호(Q)를 하이 레벨로 빠르게 구동시키고, 래치 회로(330)의 제2 구동부(350)는 센스 앰프 회로(340)의 로우 레벨인 출력 신호를 인버터(331)를 통해 반전시킨 신호에 응답하여 출력 신호(Q)의 반전 신호(QN)를 로우 레벨로 구동시킨다.
이 때, 저장부(360)에 포함된 제4 피모스 트랜지스터(365)는 턴-오프되므로 전력 소모를 감소시킬 수 있다. 그리고, 상기 출력 신호(Q)의 하이 레벨로의 상승 천이 동작은 그것이 인버터를 통한 신호에 의해 제어되지 않으므로 보다 빠르게 수행될 수 있다. 그리고, 상기 상승 천이 동작은 인버터의 동작을 별도로 요구하지 않으므로 전력 소모를 감소시킬 수 있다.
한편, 입력 신호(DH)의 전압 레벨이 로우 레벨이고 반전 신호(DL)의 전압 레벨이 하이 레벨인 경우에 대한 플립-플롭 회로(300)의 동작 설명은, 전술한 입력 신호(DH)의 전압 레벨이 하이 레벨이고 반전 신호(DN)의 전압 레벨이 로우 레벨인 경우에 대한 플립-플롭 회로(300)의 동작 설명과 유사하므로, 그것에 대한 설명이 참조될 수 있다.
또한, 본 발명의 제1 실시예에 따른 플립-플롭 회로(300)는 도 2에 도시된 종래의 기술과 동일한 센스 앰프 회로(310)를 포함하고 있지만, 본 발명에 따른 플립-플롭 회로는 다른 형태의 센스 앰프 회로를 포함할 수도 있다.
도 4는 본 발명의 제2 실시예에 따른 플립-플롭 회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 제2 실시예에 따른 플립-플롭 회로(400)는, 센스 앰프 플립-플롭 회로로서, 센스 앰프 회로(410) 및 래치 회로(430)를 구비한다.
센스 앰프 회로(410)는 피모스 트랜지스터들(411 ~ 414) 및 엔모스 트랜지스터들(415 ~ 421)을 포함한다.
래치 회로(430)는 인버터들(431, 432), 제1 구동부(440), 제2 구동부(450), 및 저장부(460)를 포함한다. 제1 및 제2 구동부들(440, 450)은 신호를 발생하는 구동부(driver)의 역할을 수행한다. 즉, 제1 및 제2 구동부들(440, 450)은 래치 회로(430)의 출력 신호(Q) 및 출력 신호(Q)의 반전 신호(QN)의 전압 레벨들을 하이 레벨(VDD) 또는 로우 레벨(VSS)로 구동(또는 천이)시킨다.
제1 구동부(440)는 서로 직렬로 연결된 엔모스 트랜지스터(441) 및 피모스 트랜지스터(442)를 포함한다. 엔모스 트랜지스터(441)의 소스에는 접지 전압(VSS)이 연결되고, 피모스 트랜지스터(442)의 소스에는 전원 전압(VDD)이 연결된다.
제2 구동부(450)는 서로 직렬로 연결된 피모스 트랜지스터(451) 및 엔모스 트랜지스터(452)를 포함한다. 피모스 트랜지스터(451)의 소스에는 전원 전압(VDD)이 연결되고, 엔모스 트랜지스터(452)의 소스에는 접지 전압(VSS)이 연결된다.
저장부(460)는 피모스 트랜지스터들(461, 464) 및 엔모스 트랜지스터들(462, 463, 465, 466)을 포함한다.
제1 피모스 트랜지스터(461)는 소스가 전원 전압(VDD)에 연결되고 게이트가 출력 신호(Q)가 발생되는 노드에 연결되며 드레인이 출력 신호(Q)의 반전 신호(QN)가 발생되는 노드에 연결된다. 제1 엔모스 트랜지스터(462)는 드레인이 제1 피모스 트랜지스터(461)의 드레인에 연결되고 게이트가 제1 입력 신호(즉, 제1 노드(N41)에 발생되는 입력 신호)에 연결된다. 제2 엔모스 트랜지스터(463)는 드레인이 제1 엔모스 트랜지스터(462)의 소스에 연결되고 게이트가 출력 신호(Q)가 발생되는 노드에 연결되며 소스가 접지 전압(VSS)에 연결된다.
제2 피모스 트랜지스터(464)는 소스가 전원 전압(VDD)에 연결되고 게이트가 출력 신호(Q)의 반전 신호(QN)가 발생되는 노드에 연결되며 드레인이 출력 신호(Q)가 발생되는 노드에 연결된다. 제3 엔모스 트랜지스터(465)는 드레인이 제2 피모스 트랜지스터(464)의 드레인에 연결되고 게이트가 제2 입력 신호(즉, 제2 노드(N42)에 발생되는 입력 신호)에 연결된다. 제4 엔모스 트랜지스터(466)는 드레인이 제3 엔모스 트랜지스터(465)의 소스에 연결되고 게이트가 출력 신호(Q)의 반전 신호(QN)가 발생되는 노드에 연결되며 소스가 접지 전압(VSS)에 연결된다.
피모스 트랜지스터들(461, 464) 및 엔모스 트랜지스터들(462, 463, 465, 466)은 서로 크로스-커플된 인버터들을 구성하며, 제1 및 제3 엔모스 트랜지스터들(462, 465)은 상기 제1 및 제2 입력 신호들에 응답하여 상기 각각의 인버터들을 인에이블 여부를 결정한다. 저장부(460)는 래치 회로(430)의 출력 신호(Q) 및 출력 신호(Q)의 반전 신호(QN)를 래치한다.
플립-플롭 회로(400)의 동작을 설명하면 다음과 같다. 클락 신호(CK)가 로우 레벨(low level)인 구간 동안, 센스 앰프 회로(410)는 제1 및 제2 노드들(N41, N42)의 전압 레벨들을 전원 전압(VDD) 레벨로 프리차지(precharge)한다. 따라서, 래치 회로(430)의 출력 신호들(Q, QN)은 이전의 논리 상태 값을 그대로 유지한다.
한편, 클락 신호(CK)가 로우 레벨에서 하이 레벨(high level)로 천이할 때, 피모스 트랜지스터들(411, 414)은 턴-오프되고 엔모스 트랜지스터(421)는 턴-온된다. 이 때, 제1 및 제2 노드들(N41, N42)의 전압 레벨은 입력 신호(DH) 및 입력 신호(DH)의 반전 신호(DL)의 전압 레벨들에 따라 결정된다.
예를 들어, 입력 신호(DH)의 전압 레벨이 하이 레벨이고 반전 신호(DL)의 전압 레벨이 로우 레벨일 때, 제1 노드(N41)의 전압 레벨은 로우 레벨로 방전(discharging)되고, 제2 노드(N42)의 전압 레벨은 하이 레벨로 유지된다. 그러면, 래치 회로(430)의 제1 구동부(440)는 센스 앰프 회로(410)의 로우 레벨인 출력 신호에 응답하여 출력 신호(Q)를 하이 레벨로 빠르게 천이시키고, 래치 회로(430)의 제2 구동부(450)는 센스 앰프 회로(410)의 로우 레벨인 출력 신호를 인버터(431)를 통해 반전시킨 신호에 응답하여 출력 신호(Q)의 반전 신호(QN)를 로우 레벨로 구동시킨다.
이 때, 저장부(460)에 포함된 엔모스 트랜지스터(462)는 턴-오프되므로 전력 소모를 감소시킬 수 있다. 그리고, 상기 출력 신호(Q)의 하이 레벨로의 상승 천이 동작은 그것이 인버터를 통한 신호에 의해 제어되지 않으므로 보다 빠르게 수행될 수 있다. 그리고, 상기 상승 천이 동작은 인버터의 동작을 별도로 요구하지 않으므로 전력 소모를 감소시킬 수 있다.
한편, 입력 신호(DH)의 전압 레벨이 로우 레벨이고 반전 신호(DL)의 전압 레벨이 하이 레벨인 경우에 대한 플립-플롭 회로(400)의 동작 설명은, 전술한 입력 신호(DH)의 전압 레벨이 하이 레벨이고 반전 신호(DL)의 전압 레벨이 로우 레벨인 경우에 대한 플립-플롭 회로(400)의 동작 설명과 유사하므로, 그것에 대한 설명이 참조될 수 있다.
또한, 본 발명의 제2 실시예에 따른 플립-플롭 회로(400)는 도 2에 도시된 종래의 기술과 동일한 센스 앰프 회로를 포함하고 있지만, 본 발명에 따른 플립-플롭 회로는 다른 형태의 센스 앰프 회로를 포함할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 래치 회로는 구동부 및 저장부의 회로 구조들을 변경함으로써 고속으로 동작하며 전력 소모를 감소시킬 수 있다.
그리고, 본 발명에 따른 플립-플롭 회로는 상기 래치 회로를 포함하므로 고속으로 동작하며 전력 소모를 감소시킬 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래 기술에 따른 플립-플롭 회로의 일례를 나타내는 회로도(circuit diagram)이다.
도 2는 종래 기술에 따른 플립-플롭 회로의 다른 일례를 나타내는 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 플립-플롭 회로를 나타내는 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 플립-플롭 회로를 나타내는 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
330: 래치 회로 360: 저장부
430: 래치 회로 460: 저장부

Claims (17)

  1. 제1 입력 신호 및 상기 제1 입력 신호의 반전 신호와 제2 입력 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여, 출력 신호 및 상기 출력 신호의 반전 신호를 소정의 전압 레벨로 구동하는 구동부; 및
    상기 구동된 출력 신호의 전압 레벨 및 출력 신호의 반전 신호의 전압 레벨을 래치하고, 상기 제1 입력 신호의 반전 신호 또는 상기 제2 입력 신호의 반전 신호에 응답하여 인에이블 또는 디스에이블되는 저장부를 구비하는 것을 특징으로 하는 래치 회로.
  2. 제1항에 있어서,
    상기 저장부는 크로스-커플된 인버터들을 포함하며,
    상기 인버터들 중 하나는 상기 구동부가 활성화되어 동작하는 동안 상기 제1 입력 신호의 반전 신호 또는 상기 제2 입력 신호의 반전 신호에 응답하여 디스에이블되는 것을 특징으로 하는 래치 회로.
  3. 제1항에 있어서,
    상기 구동부에 의해 구동되는 전압 레벨은 전원 전압 또는 접지 전압인 것을 특징으로 하는 래치 회로.
  4. 제1항에 있어서,
    상기 제1 입력 신호의 반전 신호 및 상기 제2 입력 신호의 반전 신호는 인버터에 의해 각각 발생되는 것을 특징으로 하는 래치 회로.
  5. 제2항에 있어서, 상기 저장부는
    소스가 전원 전압에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되는 제1 피모스 트랜지스터;
    소스가 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제2 입력 신호를 반전시키는 인버터의 출력에 연결되며 드레인이 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되는 제2 피모스 트랜지스터;
    드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되며 소스가 접지 전압에 연결되는 제1 엔모스 트랜지스터;
    소스가 상기 전원 전압에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되는 제3 피모스 트랜지스터;
    소스가 상기 제3 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제1 입력 신호를 반전시키는 인버터의 출력에 연결되며 드레인이 상기 출력 신호가 발생되는 노드에 연결되는 제4 피모스 트랜지스터; 및
    드레인이 상기 제4 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되고 소스가 상기 접지 전압에 연결되는 제2 엔모스 트랜지스터를 구비하며,
    상기 제1, 제2, 제3, 및 제4 피모스 트랜지스터들과 상기 제1 및 제2 엔모스 트랜지스터들은 상기 크로스-커플된 인버터들을 구성하며, 상기 제1 입력 신호의 반전 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여 상기 제2 및 제4 피모스 트랜지스터들은 상기 인버터들 중 하나의 인에이블 여부를 결정하는 것을 특징으로 하는 래치 회로.
  6. 제2항에 있어서, 상기 구동부는
    상기 제1 입력 신호에 응답하여 상기 출력 신호를 전원 전압으로 구동하고, 상기 제2 입력 신호의 반전 신호에 응답하여 상기 출력 신호를 접지 전압으로 구동하는 제1 구동부; 및
    상기 제1 입력 신호의 반전 신호에 응답하여 상기 출력 신호의 반전 신호를 상기 접지 전압으로 구동하고, 상기 제2 입력 신호에 응답하여 상기 출력 신호의 반전 신호를 상기 전원 전압으로 구동하는 제2 구동부를 포함하는 것을 특징으로 하는 래치 회로.
  7. 제1 입력 신호 및 상기 제1 입력 신호의 반전 신호와 제2 입력 신호 및 상기 제2 입력 신호의 반전 신호에 응답하여, 출력 신호 및 상기 출력 신호의 반전 신호를 소정의 전압 레벨로 구동하는 구동부; 및
    상기 구동된 출력 신호의 전압 레벨 및 출력 신호의 반전 신호의 전압 레벨을 래치하고, 상기 제1 입력 신호 또는 상기 제2 입력 신호에 응답하여 인에이블 또는 디스에이블되는 저장부를 구비하는 것을 특징으로 하는 래치 회로.
  8. 제7항에 있어서,
    상기 저장부는 크로스-커플된 인버터들을 포함하며,
    상기 인버터들 중 하나는 상기 구동부가 활성화되어 동작하는 동안 상기 제1 입력 신호 또는 상기 제2 입력 신호에 응답하여 디스에이블되는 것을 특징으로 하는 래치 회로.
  9. 제7항에 있어서,
    상기 구동부에 의해 구동되는 전압 레벨은 전원 전압 또는 접지 전압인 것을 특징으로 하는 래치 회로.
  10. 제7항에 있어서,
    상기 제1 입력 신호의 반전 신호 및 상기 제2 입력 신호의 반전 신호는 인버터에 의해 각각 발생되는 것을 특징으로 하는 래치 회로.
  11. 제8항에 있어서, 상기 저장부는
    소스가 전원 전압에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되며 드레인이 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되는 제1 피모스 트랜지스터;
    드레인이 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제1 입력 신호에 연결되는 제1 엔모스 트랜지스터;
    드레인이 상기 제1 엔모스 트랜지스터의 소스에 연결되고 게이트가 상기 출력 신호가 발생되는 노드에 연결되며 소스가 접지 전압에 연결되는 제2 엔모스 트랜지스터;
    소스가 상기 전원 전압에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되며 드레인이 상기 출력 신호가 발생되는 노드에 연결되는 제2 피모스 트랜지스터;
    드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결되고 게이트가 상기 제2 입력 신호에 연결되는 제3 엔모스 트랜지스터; 및
    드레인이 상기 제3 엔모스 트랜지스터의 소스에 연결되고 게이트가 상기 출력 신호의 반전 신호가 발생되는 노드에 연결되며 소스가 상기 접지 전압에 연결되는 제4 엔모스 트랜지스터를 구비하며,
    상기 제1 및 제2 피모스 트랜지스터들과 상기 제1, 제2, 제3, 및 제4 엔모스 트랜지스터들은 상기 크로스-커플된 인버터들을 구성하며, 상기 제1 및 제2 입력 신호들에 응답하여 상기 제1 및 제3 엔모스 트랜지스터들은 상기 크로스-커플된 인버터들의 인에이블 여부를 결정하는 것을 특징으로 하는 래치 회로.
  12. 제8항에 있어서, 상기 구동부는
    상기 제1 입력 신호에 응답하여 상기 출력 신호를 전원 전압으로 구동하고, 상기 제2 입력 신호의 반전 신호에 응답하여 상기 출력 신호를 접지 전압으로 구동하는 제1 구동부; 및
    상기 제1 입력 신호의 반전 신호에 응답하여 상기 출력 신호의 반전 신호를 상기 접지 전압으로 구동하고, 상기 제2 입력 신호에 응답하여 상기 출력 신호의 반전 신호를 상기 전원 전압으로 구동하는 제2 구동부를 구비하는 것을 특징으로 하는 래치 회로.
  13. 클락 신호에 응답하여, 입력 신호 및 상기 입력 신호의 반전 신호를 감지하고 증폭하는 센스 앰프 회로; 및
    상기 센스 앰프 회로의 출력 신호들에 응답하여, 상기 입력 신호 및 상기 입력 신호의 반전 신호를 래치하는 래치 회로를 구비하며,
    상기 래치 회로는
    상기 센스 앰프 회로의 출력 신호들 및 상기 출력 신호들의 반전 신호들에 응답하여, 상기 입력 신호 및 상기 입력 신호의 반전 신호가 발생되는 노드들을 소정의 전압 레벨들로 구동하는 구동부; 및
    상기 노드들에 저장되는 상기 입력 신호 및 상기 입력 신호의 반전 신호를 래치하고, 상기 센스 앰프 회로의 출력 신호들 또는 상기 출력 신호들의 반전 신호들에 응답하여 인에이블 또는 디스에이블되는 저장부를 포함하는 것을 특징으로 하는 플립-플립 회로.
  14. 제13항에 있어서,
    상기 저장부는 크로스-커플된 인버터들을 포함하며,
    상기 인버터들 중 하나는 상기 구동부가 활성화되어 동작하는 동안 상기 출력 신호들 또는 상기 출력 신호들의 반전 신호들에 응답하여 디스에이블되는 것을 특징으로 하는 플립-플롭 회로.
  15. 제13항에 있어서,
    상기 구동부에 의해 구동되는 전압 레벨은 전원 전압 또는 접지 전압인 것을 특징으로 하는 플립-플롭 회로.
  16. 제13항에 있어서,
    상기 출력 신호들의 반전 신호들은 인버터에 의해 각각 발생되는 것을 특징으로 하는 플립-플롭 회로.
  17. 제14항에 있어서, 상기 구동부는
    상기 출력 신호들 중 제1 출력 신호에 응답하여 상기 입력 신호를 전원 전압으로 구동하고, 상기 출력 신호들 중 제2 출력 신호의 반전 신호에 응답하여 상기 입력 신호를 접지 전압으로 구동하는 제1 구동부; 및
    상기 제1 출력 신호의 반전 신호에 응답하여 상기 입력 신호의 반전 신호를 상기 접지 전압으로 구동하고, 상기 제2 출력 신호에 응답하여 상기 입력 신호의 반전 신호를 상기 전원 전압으로 구동하는 제2 구동부를 구비하는 것을 특징으로 하는 플립-플롭 회로.
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