KR20050095889A - 다층 기판 및 그 제조방법 - Google Patents

다층 기판 및 그 제조방법 Download PDF

Info

Publication number
KR20050095889A
KR20050095889A KR1020057014343A KR20057014343A KR20050095889A KR 20050095889 A KR20050095889 A KR 20050095889A KR 1020057014343 A KR1020057014343 A KR 1020057014343A KR 20057014343 A KR20057014343 A KR 20057014343A KR 20050095889 A KR20050095889 A KR 20050095889A
Authority
KR
South Korea
Prior art keywords
substrate
film
functional
films
electrode
Prior art date
Application number
KR1020057014343A
Other languages
English (en)
Other versions
KR100755088B1 (ko
Inventor
미노루 타카야
토시카즈 엔도
히사시 코부케
마사미 사사키
타카시 카지노
카츠요시 고토
Original Assignee
티디케이가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 티디케이가부시기가이샤 filed Critical 티디케이가부시기가이샤
Publication of KR20050095889A publication Critical patent/KR20050095889A/ko
Application granted granted Critical
Publication of KR100755088B1 publication Critical patent/KR100755088B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/19015—Structure including thin film passive components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09672—Superposed layout, i.e. in different planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0537—Transfer of pre-fabricated insulating pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Abstract

다수의 기판을 적층하여 얻어지고 많은 종류의 기능성 소자를 포함하는 다층 기판에서, 제1 기능성 물질 필름과 제2 기능성 물질 필름은 동일 평면에 제공되고, 제1 및 제2 기능성 소자는 제1 및 제2 기능성 물질 필름에 의해 각각 형성된다. 기능성 물질 필름은 박판 필름 방식에 의해 이송 기판에 형성될 수 있고, 상기 기판으로 이송될 수 있다.

Description

다층 기판 및 그 제조방법{MULTILAYERED SUBSTRATE AND MANUFACTURING METHOD THEREOF}
본 발명은 다층 기판과 이를 이용한 전자부품 및 이를 제조하는 방법에 관한 것이며, 더욱 상세하게는 유기 수지 기판에 커패시터나 인덕터와 같은 기능성 소자가 제공된 다층 기판의 구조 및 제조방법에 관한 것이다.
휴대전화나 노트북 컴퓨터와 같은 전자장치의 크기 및 두께 감소와 기능 향상 및 성능 향상과 함께, 이들을 위해 사용될 기판의 크기 및 두께 감소와 성능 향상이 크게 요구된다. 이러한 이유로 기판이 다층으로 구성되고 커패시터, 인덕터 또는 레지스터와 같은 기능성 소자가 그 내부에 제공되어 고밀도 실장을 가능하게 하는 다양한 기판 구조가 제시되었다.
유기 다층 기판은 일반적으로 절연층을 사이에 두고 박판 금속필름과 적층 기판에 의해 서로 형성된 전극과 코일을 제공하면서, 유전체 세라믹 분말 또는 자석 분말과 같은 기능성 물질을 유리섬유를 포함하는 수지 기판 내에 분산시켜 구성된다. 박판 필름물질을 기판 내에 제공하는 방법으로서, 더욱이, 박판 필름은 스퍼터링에 의해 유기 기판에 직접 형성되어 적층될 수 있다. 박판 필름 방식을 이용하기 위해서, 일례로 수지를 구비한 금속 호일을 이용한 공학방식이 알려져 있다. 일본 공보 JP-A-2002-271038은 기능성 소자가 기판 내에 제공된 형태의 기판 구조를 개시하고 있다.
세라믹 물질이 혼합되어 유기 수지 물질에 분산된 복합 기판에 따르면, 전기 특성은 수지 기판과 비교하여 어느 정도 증진될 수 있지만 세라믹 물질의 유기 전기 특성은 심각하게 떨어진다. 이러한 이유로, 높은 유전체 상수와 Q 값을 얻을 수 없다. 예를 들어, 종기 기판구조를 갖는 기판에 고용량의 커패시터 소자를 공급하기는 어렵다. 따라서, 기존 환경의 전자부품 모듈에서, 표면실장형 커패시터와 같은 표면실장 부품 다수를 기판의 표면에 실장하는 구성을 사용할 필요가 있다.
더욱이, 박판 필름에 의해 형성된 세라믹 유전체 필름은 결정도가 나쁘고 물질의 유기 전기 특성을 충분히 보여줄 수 없다는 문제가 있다. 이러한 이유로, 좋은 결정도와 높은 전기 특성을 갖는 박판 필름을 형성하기 위해서 기판을 가열(대략 500 내지 600℃ 또는 그 이상)할 필요가 있다. 그러나 일반적인 수지 기판은 가열 한계가 대략 200℃이고, 높은 열저항성을 가진 폴리이미드가 사용되더라도 가열은 대략 최대 400℃로 제한된다. 박판 필름이 상술한 유기 기판에 직접 형성된 기판 구조에서, 열 저항성에 대하여 뛰어난 전기 특성을 갖는 세라믹 유전체 박판 필름을 형성하기는 힘들다.
유기수지 기판의 표면이 일반적으로 수 μm 단위의 요철부를 갖고 평탄도가 낮으며 대략 수십 nm의 두께를 갖는 박판 필름이 표면(필름의 두께보다 수백 배 큰 요철부가 수지 기판의 표면에 존재한다)에 형성된 경우, 더욱이 결함이 쉽게 발생한다는 문제도 있다.
반면, JP-A-2002-271038에 설명된 발명은 기능성 소자를 포함하는 다층 기판의 크기와 두께를 줄이기 위해서 동일한 층에 다른 물질 영역을 갖는 복합 다층 기판을 개시한다. 기판을 위해서, 그러나, 다른 물질로 구성된 시트를 적층하여 블록을 형성하고, 이후 블록을 각 시트의 연장방향과 직교하는 방향으로 얇게 잘라서 복합 물질층을 형성하고, 더욱이 그 복합 물질층을 적층할 필요가 있다. 이러한 이유로, 제조 공정이 복합해지고, 더욱이 접착층이 물질 영역 사이에 항상 제공되어야 한다. 그러므로 실장밀도의 관점에서, 충분한 구조는 아직 구할 수 없다.
반면, 기판 내면의 실장밀도를 증가시키기 위해서 기판의 동일층 표면에 다서의 서로 다른 기능성 물질층(예를 들어, 유전체 필름 및 자석 필름)을 단순히 형성하는 것을 제안할 수 있다. 도 15에 도시된 것처럼, 서로 다른 종류의 물질층(91)(92)이 세라믹 소성 기판에 형성되는 경우, 기판 소성 도중에 물질이 서로 접촉하거나 반응층(95)이 겹쳐진 부분(94)에 형성되어 물질 필름(91)(92) 모두에서 원하는 전기 특성을 얻는 것이 어렵게 된다. 더욱이, 두 물질(91)(92)의 열 수축률 차이에 의해 두 물질 필름 사이에 균열 또는 파단(96)이 쉽게 생긴다는 문제도 생긴다. 반면, 두 기능성 물질 필름이 유기 물질(수지)에 의해 형성되는 몇몇 경우, 두 물질 필름의 접촉부분의 접착력이 낮아서 두 필름 사이에 간극이 생성되어 기판의 신뢰도를 떨어트린다.
도 1은 본 발명의 제1 실시예에 따른 다층 기판(서로 다른 종류의 물질층이 형성된 층)을 도시하는 수평방향 단면도이다.
도 2는 제1 실시예에 따른 다층 기판을 도시하는 수직방향 단면도이다.
도 3(a) 및 3(o)은 제1 실시예에 따른 다층 기판을 제조하는 공정을 순차적으로 보여주는 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 다층 기판을 도시하는 수직방향 단면도이다.
도 5는 제2 실시예에 따른 다층 기판을 도시하는 수직방향 분해단면도이다.
도 6(a) 내지 6(o)은 제2 실시예에 따른 다층 기판을 제조하는 공정을 순차적으로 보여주는 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 다층 기판(서로 다른 종류의 물질 필름이 형성된 층)을 도시하는 수평방향 단면도이다.
도 8은 제3 실시예에 따른 다층 기판을 도시하는 수직방향 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 다층 기판(서로 다른 종류의 물질 필름이 형성된 층)을 도시하는 수평방향 단면도이다.
도 10은 제4 실시예에 따른 다층 기판을 도시하는 수직방향 단면도이다.
도 11은 본 발명의 제5 실시예에 따른 다층 기판(서로 다른 종류의 물질 필름이 형성된 제1 층)을 도시하는 수평방향 단면도이다.
도 12는 제5 실시예에 따른 다층 기판(서로 다른 종류의 물질 필름이 형성된 제2 층)을 도시하는 수평방향 단면도이다.
도 13은 제5 실시예에 따른 다층 기판을 도시하는 수직방향 단면도이다.
도 14(a) 및 14(b)는 본 발명에 따른 서로 다른 종류의 물질 필름이 형성된 층을 도시하는 단면도이다.
도 15(a) 및 15(b)는 서로 다른 종류의 물질 필름이 세라믹 소성 기판에 동일 평면에 형성되는 경우 서로 다른 종류의 물질 필름이 형성되는 층을 도시하는 단면도이다. 도 15(a)는 소성 전에 얻어진 상태를 도시하고 도 15(b)는 소성 후에 얻어진 상태를 도시한다.
도 16(a) 내지 16(k)은 본 발명의 제6 실시예에 따른 다층 기판을 제조하는 방법의 제조공정을 순차적으로 보여주는 단면도이다.
도 17은 본 발명에 따른 다층 기판의 예를 도시하는 단면도이다.
도 18(a) 내지 18(n)은 본 발명의 예에 따른 다층 기판을 제조하는 공정을 순차적으로 도시하는 단면도이다.
도 19(a)는 본 발명에 따른 유전체 세라믹층 구조의 예를 도시하는 평면도이고, 도 19(b)는 단면도이다.
도 20(a)은 본 발명에 따른 유전체 세라믹층 구조의 다른 예를 도시하는 평면도이고, 도 20(b)은 단면도이다.
도 21은 스퍼터링에 의해 형성된 BaTiO3을 위한 스퍼터링 이후 곧바로 야기되는 상태를 도시하는 X-선 회절 차트이다(열처리가 수행되지 않은 경우).
도 22는 스퍼터링에 의해 형성된 BaTiO3 박판 필름이 300℃에서 열처리된 경우를 도시하는 X-선 회절 차트이다.
도 23은 스퍼터링에 의해 형성된 BaTiO3 박판 필름이 500℃에서 열처리된 경우를 도시하는 X-선 회절 차트이다.
도 24는 스퍼터링에 의해 형성된 BaTiO3 박판 필름이 700℃에서 열처리된 경우를 도시하는 X-선 회절 차트이다.
도 25는 BaTiO3 소결 결과물을 도시하는 X-선 회절 차트이다.
그러므로 본 발명의 목적은 고밀도에서 뛰어난 전기 특성이 있고 신뢰도가 높은 기능성 소자를 포함할 수 있는 유기 다층 기판, 및 그 제조방법을 얻는 것이다.
상기 목적을 달성하고 문제를 해결하기 위해서, 본 발명에 따른 다수의 기판을 적층하여 얻어지고 다층 기판은 많은 종류의 기능성 소자를 포함하며, 적어도 제1 기능성 물질 필름 및 제1 기능성 물질과 다른 제2 기능성 물질로 형성된 제2 기능성 물질 필름을 포함하는 많은 종류의 기능성 물질 필름이 상기 기판 중 하나 이상의 동일한 평면에 제공되고, 많은 종류의 기능성 소자가 많은 종류의 기능성 물질 필름에 의해 형성된다.
많은 종류의 기능성 소자를 포함하는 다층 기판이 기판 내에 제조되는 본 발명에 따른 다층 구조를 제조하는 방법은 코어 기판의 동일 평면에 적어도 제1 기능성 필름과 상기 제1 기능성 필름과 다른 제2 기능성 필름을 포함하는 많은 종류의 기능성 필름을 제공하는 단계를 포함한다.
바람직하게 다른 기능성 물질 필름은 다층 기판을 구성하는 기판의 동일 평면에 제공될 수 있으며 많은 종류의 다른 기능성 소자는 기능성 물질 필름에 의해 다층 기판 내의 동일 평면에 형성될 수 있다. 결과적으로, 기판의 실장밀도가 증가될 수 있다. 더욱 상세하게는, 유전체 상수가 낮은 물질과 유전체 상수가 높은 물질이 코어 기판의 동일 평면에 제공되고, 예를 들어 인덕터는 유전체 상수가 낮은 물질이 제공된 영역에 형성되고, 커패시터는 유전체 상수가 높은 물질을 구비한 영역에 형성된다. 더욱이, 예를 들어, 유전체 물질, 자석 물질, 압전 물질, 초전성 물질 또는 반도체 물질과 같은 선택적인 물질을 기판의 동일 평면에 적절히 제공하여 다층 기판에 원하는 기능성 소자를 포함하는 것이 가능하다. 기능성 소자로서, 예를 들어 커패시터, 인덕터, 레지스터, 배리스터, 또는 다른 소자를 형성할 수 있다.
기판에 기능성 물질 필름을 제공하는 구체적인 방법으로서, 박판 필름 방식(예를 들어, 스퍼터링, 증발, CVD(화학기상증착), 레이저 연마, 또는 sol/gel 형성 필름의 연소) 및 두꺼운 필름 방식(예를 들어, 기능성 물질로 된 박판 필름이 프린팅 방식 및 닥터 블레이드 방식에 의해 형성되고 이송된다)을 모두 적용할 수 있다. 박판 필름 방식에 따르면, 전기 특성이 뛰어나고 성능이 좋은 기능성 소자가 기판에 형성될 수 있다. 반면, 증기 기법을 사용하지 않는 두꺼운 필름 방식에 따르면, 본 발명에 따른 다층 기판을 적은 비용으로 단순한 공정에 의해 제조할 수 있다.
본 발명에 따른 다층 기판에서, 더욱이, 하나 이상의 커패시터 소자층이 기판에 제공되고, 커패시터 소자층이 박판 필름 방식에 의해 제공되어 열처리에 의해 향상된 결정성을 갖는 유전체 세라믹층과 유전체 세라믹층의 양 표면에 배치된 전극 필름에 의해 형성되고 수지를 주로 포함하는 기판에 의해 고정된다.
본 발명에 따른 상술한 다층 기판에서, 박판 필름 방식으로 형성된 유전체 세라믹층은 열처리되어 결정성을 높이고 유전체 상수를 높이며, 이후 수지를 주로 포함하는 기판에 고정되고 적층되어 다층 기판을 형성한다. 결과적으로, 유전체 상수가 높은 세라믹층이 기판에 형성될 수 있고, 고용량의 커패시터가 유기 다층 수지 기판에 제공될 수 있다. 유전체 세라믹층을 열처리하기 위해서, 구체적으로, 유전체 세라믹층은 열 저항성을 갖는 이송 기판에 형성되고 열처리되며, 이후 예를 들어 후술되는 제조방식에서처럼 유기 수지 기판으로 이송된다.
본 발명의 실시예들은 첨부된 도면을 참조하여 아래에 설명될 것이다.
[제1 실시예]
도 1 및 도 2는 본 발명의 실시예에 따른 다층 기판을 도시한다. 도 1 및 도 2에 도시된 바와 같이, 다층 기판은 서로 다른 물질로 형성된 박판 필름(11)(12)이 기판 내면의 동일 평면에 제공되며, 서로 다른 기능성 소자로서 고용량의 커패시터(13)와 인덕터(14)가 박판 필름에 의해 기판의 동일층에 제공되는 구조를 갖는다.
보다 구체적으로, 본 실시예에서, 고 유전체 물질 박판 필름(11)은 유전체 상수가 높은 물질에 의해 제1 기능성 물질 필름으로 형성되고, 저 유전체 물질 박판 필름(12)은 유전체 상수가 낮은 물질에 의해 제2 기능성 물질 필름으로 형성된다. 직각으로 패터닝된 전기 컨덕터(15)(15a)는 고 유전체 물질 박판 필름(11)의 양 표면에 제공되어 고용량의 커패시터(13)(제1 기능성 소자)를 형성하고, 나선형상을 갖도록 패터닝된 전기 컨덕터(17)(17a)는 저 유전체 물질 박판 필름(12)의 양 표면에 제공되어 인덕터(14)(제2 기능성 소자)를 형성한다.
고/저 유전체 물질 필름(11)(12) 각각은 스퍼터링, 증발, CVD(화학기상증착), 레이저 연마, 또는 sol/gel 형성 필름의 연소와 같은 박판 필름 방식을 이용하여 형성된 박판 필름이 되도록 설정되고 5μm 또는 그 이하의 두께를 갖도록 설정된다. 필름이 수지 또는 수지에 세라믹 물질을 혼합하고 분산시켜 얻어진 복합 물질에 의해 형성되는 경우, 유전체 상수는 대략 1 내지 50이 되고 유전 탄젠트(tanδ)는 대략 0.002 내지 0.02가 된다. 반면, 본 실시예에 따른 박판 필름에 따르면, 대략 3 내지 1000의 유전체 상수와 대략 0.001 내지 0.1의 tanδ 값을 얻을 수 있다.
유전체 물질 박판 필름(11)(12)을 형성하는데 사용될 수 있는 특정 물질의 예는 바륨 티탄산염 세라믹, 티타늄-바륨-네오디뮴 세라믹, 티타늄-바륨-주석 세라믹, 납-칼슘 세라믹, 티타늄 산화물 세라믹, 납 티탄산염 세라믹, 스트론튬 티탄산염 세라믹, 칼슘 티탄산염 세라믹, 비스무스 티탄산염 세라믹, 마그네슘 티탄산염 세라믹, CaWO4 세라믹, Ba (Mg, Nb) O3 세라믹, Ba (Mg, Ta) O3 세라믹, Ba (Co, Mg, Nb) O3 세라믹, 및 Ba (Co, Mg, Ta) O3 세라믹을 포함한다.
동일 평면에 형성되는 기능성 물질 필름으로는, 상술한 유전체 물질 필름에 더하여 자석 물질(예를 들어, Fe-Ni-Zn 세라믹, Mn-Zn 페라이트, Ni-Zn 페라이트, Mn-Mg-Zn 페라이트, Ba 페라이트, Sr 페라이트, Ni-Cu-Zn 페라이트, Fe2O3 또는 Fe3O4와 같은 철산화물, Fe, 또는 Fe를 포함하는 다양한 자석 합금), 압전 물질(예를 들어, PbTiO3-PbZrO3), 초전성 물질(예를 들어, PbTiO3), 및 반도체 물질(예를 들어, BaTiO3)로 구성된 필름과 같은 다양한 물질 필름을 제공할 수 있고, 커패시터, 인덕터, 레지스터 및 배리스터와 같은 다양한 기능성 소자가 이들로 구성될 수 있다.
기판 외의 다른 층을 위해서 커패시터(5), 접지 전극(3), 다른 기능성 소자 및 다양한 배선(4)을 제공할 수 있다. 더욱이, 이러한 소자가 제공된 층 사이의 전기적 연결을 위해서 관통공 또는 비어 홀(via hole)(미도시)을 적절하게 형성할 수 있다. IC(1) 또는 다양한 칩 부품(2)과 같은 표면실장 부품이 기판의 표면에 실장될 수 있다. 결과적으로, 원하는 전자부품 모듈을 형성하는 것이 가능하다.
예를 들어, 코일, 커패시터, 안테나, BPF, LPF, HPF, 디플렉서, 듀플렉서, 커플러, 발룬(balun), 딜레이 라인, 안테나 스위치 모듈, 프론트 엔드 모듈, 파워 증폭기, VCO, PLL 모듈, 믹서 모듈, IF 모듈, 절연체, DC-DC 컨버터 또는 튜너 유닛과 간은 다양한 전자 부품을 본 발명에 따라서 구성할 수 있다.
도 3(a) 내지 3(o)은 제1 실시예에 따른 다층 기판을 제조하는 공정을 순차적으로 도시한다. 도면에 근거하여, 본 실시예에 따른 다층 기판 제조공정을 설명할 것이다.
(1) 먼저, 이송 기판(21)이 준비되고(도 3(a)), 커패시터와 인덕터의 전극이 될 금속 필름(22)이 박판 필름 방식에 의해 이송 기판(21)의 표면에 형성된다(도 3(b)). 0.1mm의 두께를 갖는 SUS (스테인리스) 기판이 예를 들어 이송 기판(21)으로 사용되고, 구리(Cu)와 니켈(Ni)이 각각 0.1μm의 두께를 갖도록 이 순서로 스퍼터링에 의해 기판의 표면에 적층되어 금속 필름(22)을 형성한다.
이송 기판(21)을 위해서, 예를 들어, SUS 기판과 더불어 실리콘, 알루미나, 지르코니아, 쿼츠, 사파이어, 마그네슘 산화물 또는 지르코늄 산화물과 같은 기판을 사용할 수 있다. 500℃ 또는 그 이상의 열 저항성을 갖는 무기 기판에 의해 형성된 기판을 사용하는 것이 바람직하다.
반면, 금속 필름(22)을 위해서, 예를 들어, 티타늄(Ti), 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 텅스텐(W) 또는 몰리브덴(Mo), 또는 구리와 니켈에 이들 중 하나 이상을 포함하는 합금을 사용할 수 있고, 전도성을 갖는 다양한 전기 전도성 물질을 이용할 수 있다.
금속 필름(22)을 형성하는 방법으로서, 스퍼터링과 함께 증발, CVD, 레이저 연마, sol/gol 필름의 연소, 도금 및 상술한 다른 방법을 사용할 수 있다. 기판의 신뢰도를 높이기 위해서, 더욱 부드러운 금속 필름을 형성할 수 있는 스퍼터링, 증발 또는 CVD와 같은 건식 방식을 사용하는 것이 바람직하다. 이러한 건식 필름 형성방법에 따르면, 전해 금속 호일과 같은 요철이 생성되는 것을 방지하고, 특히 국부적인 전기장 집중이 발생하는 것을 방지하여 커패시터의 카운터 전극을 형성할 때 기판의 신뢰도를 높일 수 있다.
(2) 다음으로, 고 유전체 물질 박판 필름(11)은 커패시터가 금속 필름(22)에 형성되는 영역에 제1 기능성 물질 필름으로 형성된다(도 3(c)). 고 유전체 물질 박판 필름(11)을 형성하는 것은 커패시터가 형성될 영역 외의 금속 필름 표면을 덮는 마스크를 제공함으로써 스퍼터링과 같은 박판 필름 방식으로 수행된다. 예를 들어, 바륨 티탄산염으로 된 박판 필름은 고 유전체 물질 박판 필름(11)을 얻기 위해서 600℃의 온도조건에서 RF 스퍼터링에 의해 0.3μm의 두께로 금속 필름(22)에 형성될 수 있다.
박판 필름(11)의 형성 후에, 더욱이, 박판 필름(11) 위에 열처리를 수행하여 결정성을 높이는 것이 또한 가능하다. 열처리 온도는 400℃나 그 이상(예를 들어, 500℃ 내지 900℃)으로 설정되는 것이 바람직하다. 결과적으로, 안정된 결정 구조 및 뛰어는 유전체 특성을 갖는 유전체층을 형성하는 것이 가능하다. 결정 형상이 보다 뛰어난 유전체 특성을 얻을 수 있는 단일 결정구조를 가지는 것이 바람직하지만, 다결정 구조가 사용될 수 있다. 본 발명에 따른 기능성 물질 필름은 항상 결정구조를 갖는 필름으로 제한되지는 않으며 비결정질 상태에서 설정된 필름을 포함한다.
(3) 계속해서, 저 유전체 물질 박판 필름(12)은 인덕터가 금속 필름(22)에 형성될 영역에서 제2 기능성 물질 필름으로 형성된다(도 3(d)). 저 유전체 물질 박판 필름(12)을 형성하는 것은 인덕터가 형성될 영역 이외의 금속 필름 표면을 덮기 위한 마스크를 제공하여 스퍼터링과 같은 박판 필름을 통해 수행된다. 예를 들어, Al2O3(알루미나)와 같은 박판 필름은 600℃의 온도조건에서 스퍼터링에 의해 금속 필름(22) 상에 0.3μm의 두께로 형성될 수 있고 저 유전체 물질 박판 필름(12)이 되도록 설정될 수 있다. 저 유전체 물질 박판 필름을 형성하기 전에, 예를 들어, SiO2가 스퍼터링에 의해 0.2μm의 두께로 금속 필름(12) 상에 형성될 수 있고, 저 유전체 물질 박판 필름은 절연특성을 유지하기 위해서 그 위에 형성될 수 있다.
(4) 고/저 유전체 물질 박판 필름(11)(12)을 각각 형성한 후, 커패시터 전극과 인덕터를 형성하기 위한 금속 필름(22a)이 스퍼터링과 같은 박판 필름 방식에 의해 박판 필름(11)(12) 상에 제공된다(도 3(e)).
(5) 이후, 금속 필름(22a)은 에칭에 의해 패터닝되어(도 3(f)) 커패시터가 될 직각 패턴과 인덕터가 될 나선 패턴을 형성한다. 습식 에칭과 건식 에칭이 패터닝에 모두 적용될 수 있다.
(6) 패터닝 후, 이송 기판(21)을 뒤집고 가압 처리가 수행되어 프리프레그(B단계 상태에 있는 유기수지 기판)가 가압 및 가열되는 동안 이송을 수행한다(도 3(g)). 프리프레그(23)가 경화된 후, 이송 기판(21)은 벗겨진다(도 3(h)). 프리프레그를 사용하는 대신, 사이에 개재된 다른 접착 필름으로 경화 상태에서 수지 기판을 가압하여 이송을 수행하는 것도 가능하다.
이송될 유기수지 기판(프리프레그)은 기판의 신뢰도를 높이기 위해서 낮은 흡수 특성을 갖는 것이 바람직하다. 보다 구체적으로, 열가소성 수지와 열경화성 수지를 모두 사용할 수 있고, 예를 들어 에폭시 수지, 페놀 수지, 비닐벤질 에테르 화합물, 비스말레이미드 트리아진, 폴리올레핀 수지, 폴리이미드, 폴리에스테르, 폴리페닐렌 산화물, 폴리페닐렌 황화물, 액정 폴리머, 플루오르 수지, 이들 중 하나 이상을 포함하는 수지를 사용할 수 있다.
(7) 이송 기판(21)을 벗겨낸 후, 먼저 형성되어 고 유전체 물질 박판 필름(11)과 저 유전체 물질 박판 필름(12)을 덮는 금속 필름(22)위로 패터닝이 수행된다. 보다 구체적으로, 커패시터의 카운터 전극과 인덕터가 각각 형성되어(도 3(i)) 패터닝에 의해 형성된 인덕터(금속 필름(22a))와 커패시터 전극과 정렬된다(도 3(f)).
(8) 금속 필름(22)을 패터닝한 후, 수지를 구비한 금속 호일(24)(25)이 가압되어 기판의 양 표면에 들러붙는다(도 3(j)).
(9) 이후, 표면층의 구리 호일(24a)이 에칭되어 레이저 비어(via)를 생성하기 위한 구멍을 형성하고(도 3(k)), 레이저빔이 그 위에 방사되어 수지를 구비한 금속 호일(24)의 수지 부분(24b)에 구멍을 형성하고, 무전해 도금과 전해도금이 수행되어 금속 필름(27)을 제공하고, 비어 홀(28)이 따라서 형성된다 (도 3(m)).
(10) 비어 홀(28)이 형성된 후, 양 표면에서 수지를 구비한 금속 호일(24)(25)이 에칭에 의해 패터닝되고(도 3(n)), 이후 수지를 구비한 금속 호일(26)(29)은 더 가압되어 양 표면에 들러붙는다(도 3(o)).
이어서, 예비공정으로 일반적으로 알려진 단계 (8) 내지 (10)(도 3(j) 내지 3(o))을 반복함으로써 도 2에 도시된 본 실시예에 따른 다층 기판을 형성하는 것이 가능하다.
적층 단계(도 3(j))에서 적층될 다른 기판은 도 3(j)에 도시된 바와 같이 동일 평면에 단을 필름 물질을 포함할 수 있고, 서로 다른 종류의 물질이 도 3(i)의 단계에서 형성된 동일 평면에 제공될 수 있고 서로 다른 종류의 물질 필름을 포함하는 다수의 기판이 적층될 수 있음은 당연한다.
동일 평면에 형성될 기능성 필름을 참조하면, 더욱이, 유전체 상수가 낮은 물질과 유전체 상수가 높은 물질을 제공하여 동일 평면에 인덕터와 커패시터를 형성하는 것도 가능하며, 예를 들어 압전 물질(예를 들어, PbTiO3-PbZrO3), 초전성 물질(예를 들어, PbTiO3), 및 반도체 물질(예를 들어, BaTiO3)과 같은 다양한 물질을 제공하고 이 물질에 의해 동일층 표면에 다양한 기능성 소자를 형성하는 것이 가능하다. 본 실시예에서 두 종류의 필름 형성 물질이 동일 평면에 제공되었지만, 더욱이 셋 종류의 물질(기능성 필름) 또는 그 이상을 동일한 방식으로 동일 평면의 다른 영역에 형성하는 것도 가능하다.
이에 따라 형성되는 다층 기판의 표면에 IC 및 다양한 칩 부품과 같은 표면실장 부품을 실장하는 것이 가능하다. 더욱이, 동일 기판의 층 사이에 전기적 연결을 만들기 위해서 관통공 또는 비어 홀(미도시)을 적절하게 형성할 수 있다.
[제2 실시예]
도 4 및 도 5는 본 발명의 제2 실시예에 따른 다층 기판을 도시한다. 도면에 도시된 것처럼, 다층 기판은 한 표면 위의 서로 다른 종류의 물질 필름(11)(12)을 포함하는 코어 기판(31)과, 다른 표면의 베어 칩(bare chip) 실장을 위한 전기 전도체 패턴(32)과, 한 표면의 배선 패턴(36)을 포함하는 다른 기판(35)과, 다른 표면의 접지 패턴(37) 및 랜드 패턴(38)이 프리프레그(39)를 사이에 두고 집적된 네 층을 구비하고, 베어 칩(7)은 기판의 표면에 실장된 플립 칩일 수 있다.
서로 다른 종류의 물질 필름을 구비하는 코어 기판(31)은 표면 중 하나(하부 표면)에 형성된 고 유전체 물질 박판 필름(11)(제1 기능성 물질 필름) 및 저 유전체 물질 박판 필름(12)(제2 기능성 물질 필름)을 구비하고, 고용량의 커패시터(13)는 박판 필름(11)(12)에 의해 고 유전체 물질 박판 필름 부위에 형성되고, 더욱이 저용량의 커패시터(43)와 인덕터(14)는 저 유전체 물질 박판 필름 부위에 형성된다. 본 실시예에서, 두께 감소가 최우선으로 고려되고, 저용량(낮은 유전체 상수)의 커패시터(43)가 또한 박판 필름 유전체에 의해 형성된다. 더욱이, 작은 피치에서의 베어 실장을 위한 전기 전도체 패턴(32)은 코어 기판(31)의 다른 표면(상부 표면)에 형성된다.
도 6(a) 내지 6(o)에 근거하여, 제2 실시예에 따른 다층 기판을 제조하는 공정을 구체적으로 설명할 것이다.
(1) 먼저, 이송 기판(21)이 준비되고(도 6(a)), 커패시터 전극 또는 인덕터 전도체가 될 금속 필름(22)이 박판 필름 방식에 의해 이송 기판(21)의 표면에 형성된다(도 6(b)). 이송 기판(21)을 위해서, 열 저항성이 높은 스테인리스 기판이 예를 들어 사용되고, 구리(Cu) 및 티타늄(Ti)으로 된 필름이 스퍼터링에 의해 이 순서로 기판의 표면에 형성된다. 이송 기판(21)과 금속 필름(22)의 형태 및 적용 가능한 박판 필름 방식을 참조하면, 다양한 형태와 방식이 제1 실시예에서 설명한 것과 동일한 방식으로 사용될 수 있다.
(2) 금속 필름(22)을 형성한 후, 고 유전체 물질 박판 필름(11)은 고용량 커패시터가 형성될 필름(11) 상의 영역에 제공된다(도 6(c)). 필름 형성은 고용량 커패시터가 형성될 영역 이외의 금속 필름 표면을 마스크로 덮어 스퍼터링과 같은 박판 필름 방식을 통해서 수행된다. 필름을 형성한 후, 박판 필름(11)의 결정성을 높이기 위해서 열처리가 수행될 수 있다.
(3) 다음으로, 저 유전체 물질 박판 필름(12)은 인덕터와 저용량 커패시터가 형성될 금속 필름(22) 상의 영역에 형성된다(도 6(d)). 필름 형성은 인덕터 및 저용량 커패시터가 박판 필름(11) 형성 때와 동일한 방식으로 형성될 영역 이외의 금속 필름의 표면을 마스크로 덮어 스퍼터링과 같은 박판 필름 방식으로 수행된다.
(4) 이후, 금속 필름(22a)은 스퍼터링과 같은 박판 필름 방식에 의해 박판 필름(11)(12) 상에 형성된다(도 6(e)). 금속 필름(22a)은 Ti 및 Cu를 적층하여 이러한 순서로 형성된다.
(5) 그러므로, 금속 필름(22a)은 에칭에 의해 패터닝되어(도 6(f)) 커패시터 전극과 인덕터를 형성한다.
(6) 반면, 코어 기판(31)의 다른 표면(상부 표면)에 제공된 베어 칩 실장을 위한 미세한 전기 전도체 패턴을 형성하기 위해서, 이송 기판(21a)이 별도로 준비되고(도 6(g)), 금속 기판(32)은 박판 필름 방식에 의해 이송 기판의 표면에 형성된다(도 6(h)). 이송 기판(21a)을 위해서, 예를 들어 열 저항성이 높은 스테인리스 기판과 Cu 및 Ti로 된 필름이 스퍼터링과 같은 박판 필름 방식에 의해 이 순서로 기판 표면(21a)에 형성된다.
(7) 필름을 형성한 후, 금속 필름은 에칭에 의해 패터닝되어(도 6(i)) 베어 칩 실장을 위한 전기 전도체 패턴(32)을 형성한다.
(8) 이후, 베어 칩 실장을 위한 전기 전도체 패턴(32)이 구비된 이송 기판(21a)과 패터닝된 금속 필름(22a)을 구비한 이송 기판(21)(도 6(f))은 패턴 형성 기판이 서로 마주보는 방식으로 제공되고, 프리프레그(40)는 이송 기판(21)(21a) 사이에 제공되고(도 6(j)), 기판(21)(21a)은 가열되고 프리프레그(40)의 상하부 표면 각각에 대해 가압된다(도 6(k)).
(9) 프리프레그(40)가 경화된 후, 이송기판(21)(21a)은 전기 전도체(22)(22a)와 베어 칩 실장을 위한 전기 전도체(32)를 구비한 서로 다른 종류의 물질 박판 필름(11)(12)이 프리프레그(40)로 이송되도록 모두 벗겨진다(도 6(l)).
(10) 이송이 완료된 후, 베어 칩 실장을 위한 전기전도체 형성 표면은 미세 패턴(32)을 보호하기 위해서 레지스트(55)로 코팅되고(도 6(m)), 그러므로 먼저 형성된 금속 필름(22)(도 6(b)) 위에 패터닝이 수행되어 고/저 유전체 물질 박판 필름(11)(12)의 표면을 덮는다. 보다 구체적으로, 커패시터의 카운터 전극과 인덕터가 형성되어(도 6(n)), 패터닝에 의해 형성된 커패시터 전극과 인덕터(전기 전도체(22a))와 정렬된다(도 6(f)).
(11) 금속 필름(22)을 패터닝한 후, 미세 패턴(32)을 덮는 레지스트(55)는 코어 기판(31)을 다듬기 위해 제거된다(도 6(o)).
(12) 이어서, 기판(31)은 기판을 적층하기 위해서 코어 기판이 되도록 설정된다. 보다 구체적으로, 배선 패턴(36), 접지 패턴(37) 및 랜드 패턴(38)을 한 표면과 뒷면에 각각 포함하는 다른 기판(35)이 별도로 생성되고(도 5 참조), 기판(35)과 다듬질된 코어 기판(31)은 프리프레그(39)를 사이에 두고 서로 집적된다. 더욱이, 베어 칩(7)은 코어 기판(31)의 표면 위에서 미세 패턴 전도체(32)에 실장된 필립 칩이다.
이송 공정이 사용된 본 실시예에 따르면, 매우 작은 피치로 패터닝을 수행하는 것이 가능하다. 이는 충분히 부가적인 공정이 이송 공정에 따라서 이송 기판을 전도성을 갖도록 함으로써(예를 들어, 스테인리스 기판을 이용하여) 적용될 수 있기 때문이다. 그러므로 무전해 도금 또는 소프트 에칭을 사용할 필요 없이 매우 정밀하게 매우 미세한 패터닝을 수행하는 것이 가능하다.
큰 베어 칩을 플립 칩으로 실장하기 위해서, 매우 작은 피치의 패터닝이 또한 기판 측에 요구된다. 이는 큰 베어 칩이 다수의 단자를 구비하고 단자들이 작은 피치로 배열되기 때문이다. 매우 미세한 전도체 패턴을 갖는 본 실시예에 따른 다층 기판에 따르면, 이러한 큰 베어 칩 실장에 부응하는 것이 가능하다.
[제3 실시예]
도 7 및 도 8은 본 발명의 제3 실시예에 따른 다층 기판을 도시한다. 제1 및 제2 실시예에서는 기판의 동일층에 두 개의 서로 다른 종류의 물질 필름(고 유전체 물질 박판 필름 및 저 유전체 물질 박판 필름)이 제공되었지만, 본 실시예에 따른 기판에는 도 7에 도시된 것처럼 자석 물질로 구성된 박판 필름, 자석 박판 필름(61)(제3 기능성 물질 필름), 세라믹 반도체 물질로 구성된 박판 필름 및 반도체 박판 필름(62)(제4 기능성 물질 필름)이 제공되어 총 네 개의 서로 다른 종류의 기능성 물질 필름이 고 유전체 물질 박판 필름(11)(제1 기능성 물질 필름)과 저 유전체 물질 박판 필름(12)(제2 기능성 물질 필름)에 더하여 동일층 표면에 형성된다.
이후, 직각으로 패터닝된 전기 전도체(15)와 나선으로 패터닝된 전기 전도체(17)가 고 유전체 물질 박판 필름(11)과 저 유전체 물질 박판 필름(12)에 인접하게 제공되어 고용량의 커패시터(13)(제1 기능성 소자)와 인덕터(14)(제2 기능성 소자)가 각각 상술한 실시예에서와 동일한 방식으로 형성되게 한다. 본 실시예에서는 더욱이, 나선으로 패터닝된 전기 전도체(17)가 자석 박판 필름의 양 표면에 제공되어 임피더(65)(제3 기능성 소자)를 형성하고, 더욱이 직각으로 패터닝된 전기 전도체(15)는 반도체 박판 필름(62)의 양 표면에 제공되어 배리스터(66)(제4 기능성 소자)를 형성한다.
자석 박판 필름(61)을 형성하기 위한 물질로서, 예를 들어 Fe-Ni-Zn 세라믹, Mn-Zn 페라이트, Ni-Zn 페라이트, Mn-Mg-Zn 페라이트, Ba 페라이트, Sr 페라이트, Ni-Cu-Zn 페라이트, Fe2O3 또는 Fe3O4와 같은 철산화물, Fe, 또는 Fe를 포함하는 다양한 자석 합금이 사용 가능하다. 더욱이, BaTiO3은 예를 들어 반도체 박판 필름을 형성하기 위한 물질로서 사용될 수 있다.
본 발명에서, 따라서, 원하는 개수(예를 들어, 셋, 넷 또는 그 이상)의 서로 다른 종류의 물질 필름을 제공하여 많은 종류(예를 들어, 셋, 넷 또는 그 이상)의 기능성 소자를 형성하는 것이 가능하다.
본 실시예에서, 접지 전극(3), 배선(4), 커패시터(5) 및 다른 기능성 소자는 서로 다른 종류의 기능성 물질 필름이 제공되는 층 이외의 층에 형성될 수 있고, 더욱이 다양한 표면실장 부품(1)(2)이 제1 실시예와 같은 방식으로 기판의 표면에 실장될 수 있다. 상술한 각 실시예 및 후술될 제4 및 제5 실시예에 따른 다층 기판을 제조하는 특정한 방법(공정)은 제1 실시예에 따른 다층 기판에 대한 것과 동일하므로, 설명은 생략된다.
[제4 실시예]
도 9 및 도 10은 본 발명의 제4 실시예에 따른 다층 기판을 도시한다. 도 10에 도시된 것처럼, 다층 기판은 서로 다른 물질 필름이 동일 평면에 제공되는 다수의 층을 포함한다. 제1 내지 제3 실시예에서는 하나의 층에 서로 다른 종류의 물질 필름이 제공되었지만, 본 실시예에서 서로 다른 종류의 물질 필름이 형성될 층의 개수는 둘, 셋 또는 그 이상이 될 수 있다.
제3 실시예에서와 동일한 방식으로, 서로 다른 종류의 물질 필름이 형성될 각 층은 고 유전체 물질 박판 필름(11), 저 유전체 물질 박판 필름(12), 자석 박판 필름(61) 및 반도체 박판 필름(62)을 구비하고, 커패시터 전극을 위해 직각으로 패터닝된 전기 전도체(15), 인덕터를 위해 나선으로 패터닝된 전기 전도체(17), 임피더를 위해 나선으로 패터닝된 전기 전도체(17), 배리스터를 위해 직각으로 패터닝된 전기 전도체(15)를 각 필름의 양 표면에 각각 포함한다. 도 9 및 도 10 또한 후술될 도 11 내지 도 13에서, 상술한 각 실시예(도 1 내지 도 8)의 것과 동일한 또는 상응하는 q분은 동일한 참조번호를 부여받았으며 반복되는 설명은 생략될 것이다.
[제5 실시예]
도 11 내지 도 13은 본 발명의 제5 실시예에 따른 다층 기판을 도시한다. 도 11 내지 도 13에 도시된 바와 같이, 다층 기판은 서로 다른 종류의 물질 필름이 제4 실시예와 동일한 방식으로 배치된 두 층을 구비한다. 이 층 중에서 제1 층(도 11)을 참조하면, 각 기능성 물질 필름은 박판 필름 방식으로 형성된다. 제2 층(도 12)을 참조하면, 각 기능성 물질 필름은 두꺼운 필름 방식으로 형성된다.
도 11에 도시된 것처럼, 제1 층은 고 유전체 물질 박판 필름(11)과 반도체 박판 필름(62)을 구비하고, 직각으로 패터닝된 전기 전도체(15)가 박판 필름(11)(62)의 양 표면에 제공되어 다수의 고용량 커패시터(13)와 다수의 배리스터(66)를 각각 형성한다. 반면, 제2 층은 레지스터 물질로 형성된 두꺼운 필름인 레지스터 물질 두꺼운 필름(71), 자석 물질로 형성된 두꺼운 필름인 자석 두꺼운 필름(61a)을 포함하고, 레지스터를 위해서 직각으로 패터닝된 전기 전도체(15) 및 임피더를 위해 나선으로 패터닝된 전기 전도체(17)가 두꺼운 필름(71)(61a)의 양 표면에 제공되어 도 12에 도시된 것처럼 각각 레지스터(72)와 임피더(65)를 형성한다.
두꺼운 필름(71)(61a)의 형성을 위해서, 예를 들어 종래에 공지된 PET 필름을 이용하는 이송 방식을 사용하는 것이 가능하다. 보다 구체적으로, 자석 분말 또는 레지스터 분말이 수지 물질에 혼합되어 복합 물질을 제조하고, 이 복합 물질은 닥터 블레이드 방식에 의해 실리콘 처리를 받은 PET 필름에 적용된다. 이후, 필름은 수지 기판에 들러붙고, 따라서 소정 시간 동안 가열되고 가압되며, 이후 이송을 수행하기 위해 벗겨진다. 이송 중에, 수지 기판을 마스크로 덮어서 원하는 영역에 두꺼운 필름을 이송하여 형성하는 것이 가능하다.
상술한 실시예에 따른 다층 기판에 따르면, 다수의 서로 다른 기능성 물질 필름이 기판의 동일층 표면에 제공된다. 결과적으로, 기판에 원하는 기능성 소자를 고밀도로 제공하는 것이 가능하다. 더욱이, 뛰어난 결정성과 전기 특성을 갖는 기능성 물질, 예를 들어 유전체 물질, 자석 물질, 압전 물질 및 초전성 물질을 유기 기판 위에 형성하는 것이 가능하여, 종래에 유기 기판에서 구현하기 어려웠던 전기 특성을 다층 기판에 실현할 수 있다. 더욱이, 층을 저렴한 비용으로 쉽게 박판화할 수 있는 두꺼운 필름 방식과 함께 동일한 표면에 서로 다른 종류의 물질 필름을 형성하는 것이 가능하다. 결과적으로, 다층 기판의 제조비용을 절감할 수 있다. 서로 다른 종류의 물질 필름이 세라믹 소성 기판(도 15)의 동일층에 형성되는 경우와는 달리, 도 14에 도시된 것처럼 서로 다른 종류의 물질 필름(91)(92) 사이의 경계부(94)에서 크랙(96)이 발생하는 것을 방지할 수 있다. 이러한 이유로, 기판의 신뢰도가 낮아질 가능성이 없다.
본 발명에서, 많은 종류의 기능성 물질 필름이 무기 물질에 의해 형성될 수 있다. 이 경우, 필름의 두께는 5μm과 같거나 더 작도록 설정되는 것이 바람직하다.
이유는 다음과 같다. 5μm보다 더 큰 두께를 갖는 무기 물질 필름에서, 필름 자체의 유연성이 눈에 띄게 나빠지고 필름이 기판 제조공정에서 부서지는(균열이 생기는) 문제가 쉽게 발생한다. 유전체층이 기능성 물질 필름으로 형성되는 경우, 고용량 커패시터를 제공하기 위해서 필름의 두께는 5μm 또는 그 이하인 것이 바람직하다. 이 경우, 필름의 두께는 기능성 물질 필름(유전체층)의 두께 최소값인 0.1μm과 같거나 더 크게 설정되는 것이 바람직하다.
더욱이, 많은 종류의 기능성 물질 필름은 박판 필름 방식으로 이송 기판에 형성된 후 기판으로 이송된 박판 필름일 수 있다.
이송 방식을 이용하여, 고온 열처리를 견딜 수 있는 이송 기판에 필름을 일단 형성한 후 필름을 열처리하여 결정성을 향상시키는 것이 가능하다. 열 저항성이 충분하지 않은 유기수지 기판을 위해서, 뛰어난 전기 특성을 갖는 기능성 물질을 제공하고 동일한 방식으로 필름에 의해 기능성 소자를 형성하는 것이 가능하다.
본 발명에서, 많은 종류의 기능성 물질 필름 중 하나 이상이 열처리되어 결정성을 갖는다.
열처리 온도는 예를 들어 500℃ 내지 900℃로 설정된다. 결과적으로, 안정된 결정 구조 및 뛰어난 유전체 특성을 갖는 유전체층을 형성하는 것이 가능하다.
많은 종류의 기능성 물질 필름은 예를 들어 상술한 바와 같은 유전체 물질, 자석 물질, 압전 물질, 초전성 물질 및 반도체 물질에 의해 형성된다.
본 발명에 따른 다층 기판에서, 많은 종류의 기능성 물질 필름은 기능성 물질을 수지에 혼합하여 분산시켜 얻어진 복합 물질에 의해 형성된다.
예를 들어, 유전체 물질, 자석 물질, 압전 물질, 초전성 물질 및 반도체 물질 중 하나가 기능성 분말을 위해 사용된다.
더욱이, 많은 종류의 기능성 물질 필름을 구비한 기판은 수지를 함유한다. "수지를 주로 함유하는 기판"은 수지 물질로만 구성된 기판과 더불어 다양한 무기 물질(예를 들어, 유전체 물질, 자석 물질, 압전 물질, 초전성 물질 및 반도체 물질)을 수지에 혼합하여 얻어진 복합 물질에 의해 형성된 기판을 포함한다.
본 발명에 따른 다층 기판에서, 많은 종류의 기능성 소자를 포함하는 기판 하나 이상이 몇몇 경우 사이에 개재된 접착 물질(프리프레그 및 접착 시트를 포함함)로 다른 층과 일체로 적층된다.
더욱이, 본 발명에 따른 전기 부품은 다층 기판 중 어느 것의 하나 이상의 표면에 표면실장 부품을 실장한다.
본 발명은 도면을 참조하여 설명된 실시예로만 한정되지 않으며 청구항에 기재된 범위 내에서 많은 변경을 만들 수 있음은 당업자에게 자명하다.
[제6 실시예]
도 16(a) 내지 16(k)은 본 발명의 제2 실시예에 따른 다층 기판을 제조하는 방법을 도시한다. 이 도면에 도시된 실시예에서, 서로 다른 종류의 물질 필름(자석 필름 및 유전체 필름)이 두꺼운 필름 방식을 이용하여 다층 필름의 동일층에 제공되고, 결과적으로 서로 다른 기능성 소자(임피더 및 커패시터)가 동일 평면에 형성된다.
(1) 먼저, 이송 기판(151)이 준비되고(도 16(a)), 건식 필름(152)이 이송 기판(51)의 표면에 들러붙으며(도 16(b)), 필름(152)은 임피더를 위한 소정의 나선 패턴과 커패시터 전극을 위한 직각 패턴을 형성하기 위하여 마스크를 이용하여 포토리소그래피를 통해 패터닝을 수행하여 레지스트 패턴(153)을 형성한다(도 16(c)).
한 예로서, 0.1mm 두께로 보호막을 씌운 표면을 갖는 SUS304 인장부재가 100mm의 크기 및 100mm의 폭으로 절단되어 이송 기판(51)을 만들고, 29μm의 두께를 갖는 건식 필름(152)이 부착되고, 임피더를 위한 나선 패턴(라인과 간격은 30μm/30μm이 되도록 설정된다)과 커패시터 전극을 위한 다수의 직각 패턴(각 직각 패턴은 4.5mm의 길이 및 3.2mm의 폭의 크기를 갖는다)이 필름(152)의 90mm 길이 및 90mm 폭의 전체 영역에 형성되어 레지스트 패턴(153)을 형성한다.
(2) 다음으로, 광택 나는 황산구리 도금이 예를 들어 레지스트 패턴(153)을 구비한 이송 기판(151)의 표면에 수행되어 금속 전도체(155)를 형성한다(도 16(d)). 황산구리 도금의 도금용액의 조성은 예를 들어 200 g/l의 황산구리 오수화물 및 100 g/l의 술폰산을 갖도록 설정될 수 있다.
(3) 이어서, 레지스트(153)는 제거된다(도 16(e)). 예를 들어, 0.5% 용액의 가성소다를 50℃로 가열하고 이송 기판(151)의 패턴이 1.5 kg/cm2의 압력에서 형성되는 측면의 표면에 스프레이를 수행함으로써, 레지스트(153)를 제거할 수 있다. 레지스트를 제거한 후, 예를 들어, 전기 전도체의 표면은 차아염소산염 나트륨과 가성소다의 혼합용액으로 암화(darkening) 처리를 수행하고, 기판(151)은 대류 오븐에 의해서 100℃에서 30분간 건조된다.
(4) 이후, 이송 기판(151)을 뒤집고, 진공가압하여 프리프레그(156)로 이송하고(도 16(f)), 그 후 이송 기판(151)을 벗겨내어 전기 전도체가 패터닝된 코어 기판(157)을 제작한다(도 16(g)). 전기 전도체가 패터닝된 적어도 다른 코어 기판(157)이 후술될 스티킹(sticking) 단계에 사용되도록 제작된다(도 16(j)). 이송 목표가 될 수지 기판(코어 기판)(156)을 위해서, 제1 실시예에서 설명된 것과 동일한 다양한 물질을 사용할 수 있다. 예를 들어, 100μm 두께의 직물을 구비한 프리프레그가 수지 기판(156)을 위해 사용될 수 있다.
(5) 반면, 서로 다른 종류의 물질이 전기 전도체가 패터닝된 코어 기판(157)에 제공된다. 이러한 이유로, 다양한 기능성 분말이 혼합되어 수지 물질에 분산된 복합 물질이 기능성 물질로 준비된다. 예를 들어, 제1 기능성 필름을 형성하기 위해서, 자석 분말(예를 들어, Fe-Ni-Zn 세라믹)이 40%의 양(체적비)으로 수지 물질에 혼합되어 자석 복합 물질을 생성하고, 복합 물질은 10μm 두께를 갖도록 닥터 블레이드 방식으로 PET 필름에 적용된다. 제2 기능성 필름을 형성하기 위해서, 마찬가지로 유전체 분말(예를 들어, Ba-Ti-Nd 세라믹)이 40%의 양(체적비)으로 수지 물질에 혼합되어 예를 들어 유전체 복합 물질을 생성하고, 복합 물질은 예를 들어 10μm 두께를 갖도록 닥터 블레이드 방식에 의해 PET 필름에 적용된다. 다음 이송 단계에서 벗김(peeling) 특성을 향상시키기 위해서 PET 필름은 실리콘 처리를 하는 것이 바람직하다(도 16(h) 및 16(i)). 수지 물질을 위해서, 코어 기판에 사용된 수지를 주로 포함하는 것이 바람직하다.
유전체 복합 물질을 생성하기 위한 유전체 분말로서, Ba-Ti-Nd 세라믹에 더하여 제1 실시예에 설명된 다양한 세라믹 물질을 사용할 수 있다. 자석 복합 물질을 생성하기 위한 자석 분말로서, 더욱이 Fe-Ni-Zn 세라믹에 더하여 Mn-Zn 페라이트, Ni-Zn 페라이트, Ni-Zn 페라이트, Mn-Mg-Zn 페라이트, Ba 페라이트, Sr 페라이트, Ni-Cu-Zn 페라이트, Fe2O3 또는 Fe3O4와 같은 철산화물, Fe, 및 Fe를 포함하는 다양한 자석 합금을 사용할 수 있다.
(6) 이후, 전기 전도체가 패터닝된 코어 기판(157)을 마스크로 덮고, 자석 복합 물질이 적용된 PET 필름을 기판(157)에 붙인 후, 이들을 소정 시간 동안 가열 및 가압하고, 이후 PET 필름을 벗겨낸다. 결과적으로, 자석 필름(161)은 제1 기능성 필름으로서 코어 기판의 표면에 있는 자석층이 형성될 제1 영역으로 이송될 수 있다(도 16(h)).
(7) 더욱이, 전기 전도체가 패터닝된 코어 기판(157)을 다른 마스크로 덮고, 유전체 복합 물질이 적용된 PET 필름을 기판(157)에 붙인 후, 이들을 소정 시간 동안 가열 및 가압하고, 이후 PET 필름을 벗겨낸다. 결과적으로, 유전체 필름(162)은 제2 기능성 필름으로서 코어 기판의 표면에 있는 유전체층이 형성될 제2 영역으로 이송될 수 있다(도 16(i)).
자석 필름(161)과 유전체 필름(162)의 이송 순서는 반대로 될 수 있다. 코어 기판에 형성될 기능성 필름의 물질을 참조하면, 상술한 유전체 물질 및 자석 물질에 더하여 압전 물질(예를 들어, PbTiO3-PbZrO3를 수지 물질에 혼합하고 분산시켜 얻어진 복합물질), 초전성 물질(예를 들어, PbTiO3을 수지 물질에 혼합하고 분산시켜 얻어진 복합물질), 반도체 물질(예를 들어, BaTiO3을 수지 물질에 혼합하고 분산시켜 얻어진 복합물질) 및 다른 물질을 사용할 수 있으며, 다양한 기능성 필름이 이 물질들로 형성될 수 있다. 더욱이, 동일한 평면의 서로 다른 영역에 세 종류 또는 그 이상의 물질(기능성 필름)을 형성하는 것도 가능하다.
(8) 자석 필름(161)과 유전체 필름(162)은 코어 기판(157)으로 이송되고, 별도로 형성된 기판(157)과 동일한 전기 전도체를 구비한 기판(157a)이 이후 겹쳐지고 가열 및 가압되어 두 기판(157)(157a)이 서로 들러붙게 한다(도 16(j)). 이때, 자석 필름(161)과 유전체 필름(162)은 프리프레그의 기능을 충분히 구현하고, 두 기판(157)(157a)은 서로 접착된다. 이 기판(157)(157a)이 서로 겹쳐질 때, 자석 필름(161)과 유전체 필름(162)은 두 기판(157)(157a)의 전기전도체 형성표면 사이에 끼워지고, 따라서 커패시터의 카운터 전극이 유전체 필름(162)이 형성된 부분에 제공된 금속 전도체(155)(155a)에 의해 형성될 수 있도록 정렬이 수행된다.
(9) 더욱이, 그에 따라 부착된 다수의 기판(158)이 제작되고, 프리프레그(166)(또는, 접착 시트)를 사이에 두고 겹쳐지고 가압되어 다층 기판이 형성된다(도 16(k)). 이때, 적층될 기판은 서로 다른 종류(많은 종류)의 기능성 필름을 갖는 실시예에 따른 기판(158)으로 한정되지 않으며 동일한 종류의 기능성 필름(165)을 갖는 기판(159)을 포함할 수 있고, 원하는 개수의 기판을 적절히 조합하여 다양한 다층 기판을 구성하는 것이 가능하다. 기능성 필름을 형성하는 방법을 위해서, 제2 실시예에서는 두꺼운 필름 방식이 사용되었고 제1 실시예에서는 박판 필름 방식이 사용되었지만, 두꺼운 필름 방식과 박판 필름 방식을 조합하여 필름을 형성하는 것도 가능하다. 예를 들어, 동일 평면에 형성될 제1 기능성 필름은 박판 필름 방식으로 제공될 수 있고, 제2 기능성 필름은 두꺼운 필름 방식으로 형성될 수 있다. 이 경우, 기판 사이의 접착특성을 유지하기 위해서 박판 필름 부분에는 프리프레그 또는 접착 시트를 제공하는 것이 바람직하다.
본 실시예에 따른 다층 기판 제조방법에 따르면, 기판의 동일 평면에 다수의 서로 다른 기능성 물질 필름을 제공할 수 있으며, 뛰어난 전기 특성을 갖는 원하는 기능성 소자를 기판에 고밀도로 포함할 수 있다. 더욱이, 본래 고온(500 내지 900℃)의 필름형성온도를 견디는 무기 박판 필름 물질이 저온 저항성을 갖는 유기 물질과 동일한 구조로 복잡한 공정 없이 제공될 수 있다. 더욱이, 각 층은 수지를 구비한 금속 호일을 이용한 종래의 방법에서는 열가압처리를 받았었다. 그러나 본 실시예에 따르면, 기판 부품을 집단적으로 가압하는 것이 가능하다(도 16(j) 및 16(k)). 결과적으로, 적은 공정수로 저렴하게 적층된 기판을 제조하는 것이 가능하다.
상술한 것처럼, 본 발명에 따른 제조방법은 박판 필름 방식으로 이송 기판에 많은 종류의 기능성 필름을 제공하는 단계 및 많은 종류의 기능성 필름을 코어 기판으로 이송하는 단계를 포함한다.
이송 방법을 이용함으로써, 고온 저항성을 갖는 이송 기판에 필름을 일단 형성한 후 이 필름을 코어 기판에 이송하는 것이 가능하다. 열 저항성이 충분하지 않은 유기수지 기판을 위해서, 상기 필름에 의해 전기 특성이 뛰어나고 기능성 소자를 구비하는 기능성 필름을 형성하는 것이 가능하다.
많은 종류의 기능성 필름 각각을 위한 이송 기판에 기능성 필름을 제공하기 위해서 이송 기판에 마스크를 씌우는 단계를 반복함으로써 이송 기판에 많은 종류의 기능성 필름을 배치할 수 있다. 본 발명에서는, 많은 종류의 기능성 필름을 이송 기판에 동시에 제공하는 것이 또한 가능하다.
더욱이, 이송 단계는 동일 표면을 가열 및 가압하면서 기능성 필름이 프리프레그에 대해 제공된 이송 기판의 표면을 가압하여 프리프레그를 경화시키는 단계, 및 이송 기판을 벗겨내는 단계를 포함한다.
더욱이, 많은 종류의 기능성 필름을 제공하는 단계 이전에 금속 필름을 제공하는 단계, 및/또는 많은 종류의 기능성 필름을 제공하는 단계 이후에 금속 필름을 제공하는 단계를 포함한다.
본 발명에서는 더욱이, 많은 종류의 기능성 필름은 다양한 기능성 분말을 수지 물질에 혼합 및 분산시켜 얻어진 복합 물질에 의해 형성되고, 지지필름에 제공되어, 이후 코어 기판으로 이송된다.
이 경우, 금속 필름은 코어 기판에 제공될 수 있다.
기능성 필름이 코어 기판에 제공된 경우, 더욱이, 코어 기판에 기능성 필름을 제공하기 위해 코어 기판을 마스크로 덮는 단계가 많은 종류의 기능성 필름 각각을 위해 반복된다. 본 발명에서는, 많은 종류의 기능성 필름을 코어 기판에 동시에 배치하는 것도 가능하다.
기능성 필름은 유전체 필름, 자석 필름, 압전 필름, 초전성 필름 및 반도체 필름 중 어느 것일 수 있다.
더욱이, 본 발명에 따른 다층 기판을 제조하는 방법은 많은 종류의 기능성 필름을 포함하는 하나 이상의 코어 기판을 접착 물질을 사이에 두고 다른 코어 기판과 일체로 적층하는 단계를 포함한다.
또한, 본 발명에 따른 전자 부품을 제조하는 방법은 다층 기판을 제조하는 방법의 각 단계와 다층 기판의 적어도 하나의 표면에 표면실장 부품을 실장하는 단계를 포함한다.
본 발명은 도면을 참조하여 설명된 실시예에 제한되지 않으며, 청구항에 기재된 범위 내에서 다양한 변형이 가능함은 당업자에게 명백하다.
[제7 실시예]
본 발명의 실시예(이하 실시예로 언급됨)는 첨부된 도면 도 17 내지 도 25를 참조하여 아래에 설명될 것이다.
도 17에 도시된 것처럼, 본 실시예에 따른 다층 기판은 박판 필름 방식으로 형성된 유전체 세라믹 박판 필름(211)을 포함하고, 전극 필름(212)(213)은 유전체 박판 필름(211)의 양 표면에 제공되어 수지를 주로 포함하는 기판 물질(유기 절연 물질)(215)로 고정된 커패시터를 형성한다.
다층 기판에 유전체 세라믹층(211)을 형성하기 위해서, 구체적으로, 유전체 박판 필름은 열 저항성을 갖는 이송 기판에 형성되고, 열처리되어 결정성을 증진시키고, 이후 수지 기판으로 이송된다. 이 공정은 도 18(a) 내지 18(n)을 참조하여 더욱 상세히 설명될 것이다.
(1) 먼저, 이송 기판(31)이 준비되고(도 18(a)), 전극이 되는 금속 필름(212)은 스퍼터링과 같은 박판 필름 방식에 의해 이송 기판(231)의 표면에 형성된다(도 18(b) 및 18(c)). 이때, 이송 기판(231)으로서 500℃ 또는 그 이상의 열 저항성을 갖는 무기 기판으로 형성된 기판을 사용할 수 있다. 예를 들어, 실리콘, SUS(스테인리스), 알루미나, 지르코니아, 쿼츠, 사파이어, 마그네슘 산화물 또는 지르코늄 산화물과 같은 기판을 사용할 수 있다.
자석 전극 필름을 위해서, 예를 들어 구리(Cu), 티타늄(Ti), 니켈(Ni), 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 몰리브덴(Mo) 및 이들 중 하나 이상을 포함하는 합금과 같은 전도성을 갖는 전기전도체 물질을 사용할 수 있으며, 어떤 형태든 사용 가능하다. 바람직한 방식으로서, 본 실시예에서는 형성될 전극 필름이 2층 구조를 갖도록 설정되고, 열 저항성이 뛰어나고 열처리에서 저항성을 감소시키는 Pt 필름(212a)이 이송 기판(231)의 표면에 먼저 형성되고, 유전체 세라믹층에 대한 접착력이 높은 Ti 필름(212b)이 그 위에 형성된다.
전극 필름을 형성하는 방법으로서, 스퍼터링에 더하여 증발, CVD(화학기상증착), 레이저 연마, sol/gel 형성 필름의 연소, 도금 및 다른 방법을 사용할 수 있다. 기판/모듈 신뢰도를 향상시키기 위해서, 더욱 부드러운 금속 필름을 형성할 수 있는 스퍼터링, 증발 또는 CVD와 같은 건식 방법을 사용하는 것이 바람직하다. 건식 필름 형성방법에 따라서, 요철부가 전해 금속 호일과 달리 형성되는 것을 방지할 수 있다. 그러므로 전극 필름이 커패시터의 카운터 전극으로 사용될 때 국부적인 전기장 집중이 생성되는 것을 방지할 수 있다.
(2) 다음으로, 유전체 세라믹층(211)이 스퍼터링, 증발, CVD(화학기상증착), 레이저 연마, 또는 sol/gel 형성 필름의 연소와 같은 박판 필름 방식에 의해 전극 필름(212)에 형성된다(도 18(d)). 유전체 세라믹층(211)을 형성하는 방법으로서, 예를 들어 바륨 티탄산염 세라믹을 사용하는 것이 가능하다. 또한, 티타늄-바륨-네오디뮴 세라믹, 티타늄-바륨-주석 세라믹, 납-칼슘 세라믹, 티타늄 이산화물 세라믹, 납 티탄산염 세라믹, 스트론튬 티탄산염 세라믹, 칼슘 티탄산염 세라믹, 비스무스 티탄산염 세라믹, 마그네슘 티탄산염 세라믹, CaWO4 세라믹, Ba (Mg, Nb) O3 세라믹, Ba (Mg, Ta) O3 세라믹, Ba (Co, Mg, Nb) O3 세라믹, 또는 Ba (Co, Mg, Ta) O3 세라믹에 의해 유전체 세라믹층(211)을 형성할 수 있다.
유전체 세라믹층(211)의 두께는 파단전압 특성을 유지하기 위해서 0.1μm 또는 그 이상으로 설정되는 것이 바람직하고, 고용량 커패시터를 형성하기 위해서 5μm 또는 그 이하로 설정되는 것이 바람직하다. 5μm보다 더 큰 두께를 갖는 세라믹 유전체 필름에서는, 더욱이 필름 자체의 유연성이 두드러지게 감소하고 필름 자체가 기판의 이송시에 제조공정에서 균열이 생기는 문제가 쉽게 발생하여 바람직하지 않다.
(3) 유전체 세라믹층(211)을 형성한 후, 층(211)은 열처리되어 결정성을 증진시킨다. 열처리 온도는 500℃ 내지 900℃로 설정되는 것이 바람직하다. 결과적으로, 결정 구조가 안정되고 유전체 특성이 뛰어난 유전체 세라믹층을 형성하는 것이 가능하다. 결정 형상을 참조하면, 보다 뛰어난 유전체 특성을 얻기 위해서 결정성이 향상되는 것이 바람직하고, 희티탄석 피크(perovskite peak)의 분리가 도 23 및 도 24에 도시된 것처럼 분명히 보이는 것이 바람직하다.
다음의 표 1은 스퍼터링에 의해 형성된 바륨 티탄산염 박판 필름이 열처리되지 않는 경우와 열처리가 다양한 온도에서 수행된 경우의 유전체 상수를 도시하고, 도 21 내지 도 25는 이들의 X-선 회절 차트를 도시한다. 표 및 도면에서 명확하듯이, 도 21(열처리 없음) 또는 도 22(300℃에서 열처리)에 도시된 매우 취약한 결정성을 갖는 바륨 티탄산염 화합물은 열처리에 의해 도 23 및 도 24에 도시된 것처럼 향상된 결정성을 가지며 분명한 희티탄석 피크를 보여준다. 열처리에 의한 결정성 향상으로, 바륨 티탄산염 필름의 유전체 상수(ε)는 박판 필름 형성에서 동시에 20 내지 30에서 결정성이 500℃ 또는 그 이상의 열처리로 향상된 경우 200 또는 그 이상으로 모두 향상된다.
스퍼터링에 의해 형성된 BaTiO3 박판 필름의 유전체 특성
번호 열처리 온도 유전체 상수(100 KHz) XRD
1 없음(스퍼터링 이후 즉시) 27.8 도 21
2 300℃ 32.8 도 22
3 400℃ 38.2
4 500℃ 298.0 도 23
5 700℃ 334.5 도 24
6 800℃ 375.5
7 900℃ 394.1
8 1000℃ 측정 안됨(열팽창에 의한 영향이 기판 전극 유전체의 벗겨짐을 야기하기 때문)
소결 결과물 1300℃(연소) 도 25
(4) 열처리 후, 전극 필름(213)이 유전체 세라믹층(211)에 형성된다(도 18(e) 및 18(f)). 전극 필름(213)은 도 18(b) 및 18(c)에서 형성된 전극 필름(212)과 동일한 방식으로 2층 구조를 가지며, Ti 필름(213b)이 유전체 세라믹층(211)에 먼저 형성되고, Cu 필름(213a)이 그 위에 형성된다. Cu는 전기 저항성이 먼저 제공된 Pt 전극 필름보다 더 낮은 비용으로 더 낮다는 장점이 있다. 그러나 이송 기판에 직접 형성된 전극 필름은 열처리 단계를 거친다. 이러한 이유로, 열 저항성과 산화 저항성이 뛰어난 Pt 필름이 보다 적합하다. 그러므로 유전체를 사이에 두고 양면에 형성될 전극 필름을 위해서 서로 다른 물질을 사용하는 것이 바람직하다. 복합의 다른 예로서, 이송 기판에 직접 형성될 전극 필름(212a)이 녹는점이 높은 전극 물질에 의해 형성되고 전극 필름(213a)이 Ni-Ti/Ag-Ti(전극 필름(212)을 위해서 Ni 전극 필름(212a)과 Ti 전극 필름(212b)/전극 필름(213)을 위해서 Ag 전극 필름(213a)과 Ti 전극 필름(213b))에서와 같이 전기 저항성이 낮은 저렴한 전극 물질 결합으로부터 선택되는 것이 바람직하다.
(5) 전극 필름(213)을 형성한 후, 전극 필름(213a)(213b)은 에칭으로 패터닝된다(도 18(g) 및 18(h)). 습식 에칭과 건식 에칭이 모두 전극 필름을 위한 패터닝에 적용될 수 있다.
(6) 패터닝 후에, 이송 기판(231)을 뒤집고 가압과 가열을 수행하는 동안 수지 프리프레그(B단계 상태의 유기 물질)(215)에 가압 처리를 수행하고, 따라서 이송이 실행된다(도 18(i)). 이후, 이송 기판(231)을 벗겨낸다(도 18(j)). 이송에서, 프리프레그(214)를 이용하지 않고 접착층을 통해 수지 기판을 가압하여 경화 상태에서 설정된 수지 기판에 전극 필름(212)(213)을 갖는 유전체 세라믹층(211)을 이송시키는 것도 가능하다.
이송될 유기수지 기판(215)은 유전체 특성이 뛰어나고 물 흡수성이 낮은 것이 바람직하고, 열가소성 수지와 열경화성 수지가 모두 사용될 수 있다. 보다 구체적으로는, 예를 들어 에폭시 수지, 페놀 수지, 비닐벤질 에테르 화합물, 비스말레이미드 트리아진, 폴리올레핀 수지, 폴리이미드, 폴리에스테르, 폴리페닐렌 산화물, 폴리페닐렌 황화물, 액정 폴리머, 플루오르 수지, 및 이들 중 하나 이상을 포함하는 수지를 사용할 수 있다. 더욱이, 필요하다면 유전체 세라믹 분말 또는 자석 분말을 이 수지에 혼합하여 기판 자체에 다양한 전기 특성을 부여하는 것도 가능하다.
이송시의 압력을 1 내지 3 MPa가 되도록 조절함으로써, 이송과 동시에 프리프레그에 박판 필름으로 형성되는 커패시터 소자를 매설하는 것이 용이하다. 커패시터 소자가 프리프레그에 매설되면, 이후 단계에서 수행될 기판의 적층에서 단차가 형성되지 않는다. 결과적으로, 커패시터의 외주면에 공극이 사라진다. 그러므로 다층 기판에 형성된 커패시터 소자의 수분 저항성 신뢰도를 향상시키는 것이 가능하다.
(7) 이송 기판을 벗긴 후, 먼저 형성되어 유전체 세라믹층(211)을 덮는 전극 필름(212)은 그 위에 패턴이 형성된 전극 필름(213)과 정렬되고, 패터닝이 카운터 전극을 형성하는 방식으로 수행된다(도 18(k) 및 18(l)). 결과적으로, 유기 기판에 종래 기술에서 수지 또는 유기 기판에 유전체 세라믹 물질이 분산된 복합 물질을 이용하는 기판 또는 수지 기판에 제공되지 못했던 대용량 커패시터를 형성할 수 있다.
(8) 이후, 이렇게 형성된 커패시터(유전체 세라믹층)을 포함하는 다수의 유기수지 기판이 수지 프리프레그(216)를 사이에 두고(도 18(m)) 가압에 의해 적층된다(도 18(n)). 결과적으로, 고용량의 다수의 커패시터 소자층을 포함하는 다층 기판을 형성할 수 있다.
적층 단계에서, 유전체 세라믹층(커패시터 층)뿐 아니라 박판 필름 자석 물질층, 레지스터 층 및 코일 패턴을 포함하는 다양한 기능성 층을 적층하는 것이 가능하다. 도 17에 도시된 본 실시예에 따른 다층 기판은 커패시터 외에 박판 필름 자석 물질층(221)과 인접하게 형성된 소정의 코일 패턴을 갖는 인덕터(222)를 더 포함한다. 더욱이, 이렇게 형성된 다층 기판의 표면에 다양한 칩 부품을 실장하는 것이 가능하다. 도 17에서, 참조번호 225 및 227은 관통공과 접지 전극을 각각 지시한다.
유전체 세라믹층(211)이 또한 도 18(a) 내지 18(n) 및 도 19(a) 및 19(b)에 도시된 것처럼 전체 기판에 형성될 수 있지만, 유전체 세라믹층(211)은 또한 도 20(a) 및 20(b)에 도시된 것처럼 기판의 일부에 형성될 수도 있다. 기판의 일부에 유전체 세라믹층을 형성하기 위해서, 이송 기판에 마스크를 씌우고, 양 표면에 전극 필름(212)(213)을 포함하는 유전체 세라믹층(211)을 이송 기판에 형성하고, 이후 이를 수지 기판(215)으로 이송하는 것이 바람직하다. 또한, 유전체 세라믹층(211)이 형성된 부분 외의 부분에 자석층과 레지스터 층과 같은 다른 기능성 층을 형성하는 것이 가능하다.
[예]
본 발명의 예가 아래에 설명된다.
4mm의 두께를 갖는 실리콘웨이퍼 기판이 이송 기판(231)으로 준비되었다. 필름은 스퍼터링에 의해 0.1μm 두께의 Pt 및 Ti 순서로 실리콘웨이퍼 기판에 형성되었고, 전극 필름(212)이 형성되었다. 다음으로, 바륨 티탄산염 박판 필름이 600℃의 온도조건에서 RF 스퍼터링에 의해 전극 필름(212)에 0.3μm의 두께로 형성되었고, 유전체 세라믹층(211)이 되도록 설정되었다. 더욱이, 필름은 유전체 세라믹층(211)에 0.1μm의 두께로 Ti 및 Cu 순서로 형성되었다.
이어서, 표면에 제공된 전극 필름(213)은 커패시터를 형성하는 방식으로 에칭되었고, 따라서 소정 패턴이 형성되었다. 이것은 이송 기판을 뒤집어서 100μm 두께를 갖는 비닐벤질 수지 프리프레그에 대해 가압, 가열, 압축되었다. 이후, 이송 기판을 벗겨냈다. 이 상태에서, 금속 전극 필름(212)은 전체 표면을 덮는다. 금속 전극 필름(212)은 에칭된 패턴과 정렬되어 커패시터를 형성하였고, 카운터 전극을 형성하는 방식으로 패터닝이 수행되었다.
결론적으로, 종래 기술에서 유기 기판에 의해 형성될 수 없었던 대용량 커패시터가 유기 기판에 형성될 수 있었다.
다음으로, Cu 필름이 동일한 방식으로 0.4mm의 두께를 갖는 실리콘웨이퍼 기판에 형성되었고, Ti 필름이 이후 형성되었고, Cu 및 Ti 필름이 이후 에칭되어 코일처럼 패터닝되었다. 더욱이, SiO2 필름이 절연특성을 유지하기 위해 스퍼터링에 의해 0.2μm 두께로 형성되었고, Ni-Fe-Mn이 그 위에 0.3μm 두께로 형성되고, 따라서 자석층(221)이 형성되었다. 이는 유전체 세라믹층(211)과 동일한 방식으로 비닐 벤질 수지 프리프레그로 이송되었고, 자석 필름(211)을 포함하고 코일(222)을 구비하는 기판이 생성되었다. 이송 온도는 대략 200℃이 되도록 설정되었고, 이송시 가해지는 압력은 대략 2 MPa가 되도록 설정되었다. 이후, 기판과 유전체 필름은 수지 프리프레그(216)를 사이에 두고 적층되어 도 17에 도시된 적층 결과물을 형성할 수 있었다.
상술한 것처럼, 본 발명에서, 유전체 세라믹층의 열처리를 위한 온도는 500℃ 내지 900℃로 설정되는 것이 바람직하고, 두께가 5μm을 넘는 세라믹 유전체 필름 자체의 유연성은 두드러지게 감소하고 필름 자체는 기판의 이송시에 제조공정에서 균열이 생기는 문제가 쉽게 발생했다. 이러한 이유로, 유전체 세라믹층의 두께는 5μm와 같거나 더 작게 설정되는 것이 바람직하다.
더욱이, 동일 평면에서 유전체 세라믹층과 전극 필름으로 구성된 적어도 하나(하나 또는 그 이상)의 커패시터 소자층이 매몰되어 수지로 주로 이루어진 기판에 형성된다.
더욱이, 유전체 세라믹층을 사이에 둔 한 쌍의 전극 필름이 마주보는 면에 서로 다른 물질에 의해 각각 형성된다.
적어도 한 층(하나 또는 그 이상의 층)의 커패시터 소자층을 갖는 다층 기판이 기판 내에 제공된 본 발명에 따른 다층 기판의 제조방법은 이송 기판에 제1 전극 필름을 형성하는 단계, 박판 필름 방식에 의해 제1 전극 필름에 유전체 세라믹층을 형성하는 단계, 유전체 세라믹층을 열처리하여 결정성을 증진시키는 단계, 열처리 단계 이후 유전체 세라믹층의 표면에 제2 전극 필름을 형성하는 단계, 및 제1 및 제2 전극 필름을 포함하는 유전체 세라믹층을 수지 프리프레그로 이송하는 단계를 포함한다.
이송 단계는 이송과 동시에 프리프레그에 커패시터 소자층을 매몰하는 단계를 포함한다.
더욱이, 상기 제조방법은 제2 전극 필름을 형성한 후 제2 전극 필름을 패터닝하는 단계, 이렇게 패터닝된 제2 전극 필름과 제1 전극 필름을 포함하는 유전체 세라믹층을 수지 프리프레그로 이송하는 단계, 및 이송 단계 이후 제1 전극 필름을 패터닝하는 단계를 더 포함한다.
또한, 상기 제조방법은 이송 기판에 전극 패턴으로 마스크를 씌우고 박판 필름 방식으로 이송 기판에 제1 전극 패턴을 형성하는 단계, 박판 필름 방식으로 유전체 세라믹층을 형성하는 단계, 유전체 세라믹층을 열처리하여 결정성을 높이는 단계, 유전체 세라믹층에 전극 패턴으로 마스크를 씌워 열처리 단계 후 박판 필름 방식으로 제2 전극 패턴을 형성하는 단계, 및 제1 및 제2 전극 패턴을 포함하는 유전체 세라믹층을 수지 프리프레그로 이송하는 단계를 포함한다.
상기 제조방법에서, 더욱이 유전체 세라믹층의 열처리 온도는 500℃ 내지 900℃가 되도록 설정된다.
상술한 것처럼, 본 발명에 따르면, 전기 특성이 뛰어나고 신뢰도가 높은 기능성 소자를 고밀도로 포함하는 유기 다층 기판을 얻는 것이 가능하다.
열처리에 의해 결정성이 향상된 유기체 세라믹층을 유기수지 기판에 이송시킴으로써, 기판에 유전체 상수가 높은 세라믹층을 형성할 수 있다. 그러므로 소형의 고기능 고신뢰도 커패시터를 포함하는 유기 다층 수지 기판을 제공하는 것이 가능하다.

Claims (30)

  1. 다수의 기판을 적층하여 얻어지고 많은 종류의 기능성 소자를 포함하는 다층 기판으로서,
    상기 기판 중 적어도 하나는 동일한 표면에 제1 기능성 물질 필름, 및 상기 제1 기능성 물질 필름과 다른 제2 기능성 물질로 형성된 제2 기능성 물질 필름을 구비하고, 상기 많은 종류의 기능성 소자는 상기 제1 및 제2 기능성 물질 필름에 의해 형성되는, 다층 기판.
  2. 제 1항에 있어서, 상기 제1 및 제2 기능성 물질 필름은 무기물에 의해 형성된 5μm 이하의 두께를 갖는 박판 필름인, 다층 기판.
  3. 제 1항에 있어서, 상기 제1 및 제2 기능성 물질 필름은 박판 필름 방식으로 이송 기판에 형성되고 이후 상기 기판으로 이송되는, 다층 기판.
  4. 제 1항에 있어서, 상기 제1 및 제2 기능성 물질 필름 중 적어도 하나는 결정성 향상을 위해 열처리되는, 다층 기판.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 제1 및 제2 기능성 물질 필름은 유전체 물질, 자석 물질, 압전 물질, 초전성 물질 및 반도체 물질 중 어느 하나로 형성되는, 다층 기판.
  6. 제 1항에 있어서, 상기 제1 및 제2 기능성 물질 필름 중 적어도 하나는 기능성 분말을 수지에 혼합 및 분산시켜 얻어진 복합 물질에 의해 형성되는, 다층 기판.
  7. 제 6항에 있어서, 상기 기능성 분말은 유전체 물질, 자석 물질, 압전 물질, 초전성 물질 및 반도체 물질 중 어느 하나인, 다층 기판.
  8. 제 1항에 있어서, 상기 많은 종류의 기능성 물질을 구비한 상기 기판은 수지를 주로 포함하는, 다층 기판.
  9. 제 1항에 있어서, 상기 많은 종류의 기능성 소자를 포함하는 하나 이상의 기판은 접착물질을 사이에 두고 다른 기판과 일체로 적층되는, 다층 기판.
  10. 제 1항 내지 제 9항 중 어느 한 항에 따른 다층 기판의 적어도 한 표면에 표면실장 부품을 실장한 전기 부품.
  11. 많은 종류의 기능성 소자를 포함하는 다층 기판을 제조하는 방법으로서,
    제1 기능성 필름, 및 상기 제1 기능성 필름과 다른 제2 기능성 필름을 코어 기판의 동일 평면에 제공하는 단계를 포함하는, 다층기판 제조방법.
  12. 제 11항에 있어서,
    상기 제1 및 제2 기능성 필름을 박판 필름 방식에 의해 이송 기판에 제공하는 단계; 및
    상기 제1 및 제2 기능성 필름을 상기 코어 기판으로 이송하는 단계를 포함하는, 다층기판 제조방법.
  13. 제 12항에 있어서, 상기 이송단계는:
    상기 기능성 필름이 가열 및 가압으로 프리프레그에 제공되는 상기 이송 기판의 표면을 가압하여 상기 프리프레그를 경화시키는 단계; 및
    상기 이송 기판을 벗겨내는 단계를 포함하는, 다층기판 제조방법.
  14. 제 12항에 있어서,
    상기 제1 및 제2 기능성 필름을 제공하는 단계 이전에 금속 필름을 제공하는 단계; 및/또는
    상기 제1 및 제2 기능성 필름을 제공하는 단계 이후에 금속성 필름을 제공하는 단계를 모두 또는 하나만 더 포함하는, 다층기판 제조방법.
  15. 제 12항에 있어서,
    상기 기능성 기판을 이송 기판에 제공하는 단계는 상기 이송 기판에 마스크를 씌워 상기 제1 및 제2 기능성 필름 각각을 위해 상기 이송 기판에 상기 기능성 필름을 제공하는 단계를 반복하는, 다층기판 제조방법.
  16. 제 11항에 있어서,
    상기 제1 및 제2 기능성 필름 중 적어도 하나는 다양한 기능성 분말을 수지에 혼합 및 분산시켜 얻어진 복합 물질로 형성되고, 상기 방법은 상기 기능성 필름을 지지필름에 제공하는 단계 및 상기 기능성 필름을 코어 기판으로 이송하는 단계를 더 포함하는, 다층기판 제조방법.
  17. 제 16항에 있어서, 상기 코어 기판에 금속 필름을 제공하는 단계를 더 포함하는, 다층기판 제조방법.
  18. 제 16항에 있어서,
    상기 기능성 필름을 코어 기판에 제공하는 단계는 상기 코어 기판에 마스크를 씌워 상기 많은 종류의 기능성 필름 각각을 위해 상기 기능성 필름을 상기 코어 기판에 제공하는 단계를 반복하는, 다층기판 제조방법.
  19. 제 1항에 있어서, 상기 기능성 필름은 유전체 필름, 자석 필름, 압전 필름, 초전성 필름 및 반도체 필름 중 어느 하나인, 다층기판 제조방법.
  20. 제 1항에 있어서,
    상기 제1 및 제2 기능성 필름을 포함하는 적어도 하나의 코어 기판을 접착물질을 사이에 두고 다른 코어 기판과 일체로 적층하는 단계를 더 포함하는, 다층기판 제조방법.
  21. 전자 부품을 제조하는 방법으로서, 청구항 제1항 내지 제10항 중 어느 한 항에 따른 다층 기판 제조방법의 단계를 각각과, 상기 다층 기판의 적어도 하나의 표면에 표면실장 부품을 실장하는 단계를 더 포함하는, 전자부품 제조방법.
  22. 적어도 하나의 커패시터 소자층을 포함하는 다층 기판으로서,
    상기 커패시터 소자층은 박판 필름 방식에 의해 제공되고 열처리에 의해 결정성이 향상된 유전체 세라믹층 및 상기 유전체 세라믹층의 양 표면에 제공된 전극 필름에 의해 형성되고, 주로 수지를 포함하는 기판에 의해 고정된, 다층 기판.
  23. 제 22항에 있어서, 상기 유전체 세라믹층의 열처리 온도는 500℃ 내지 900℃이고, 상기 유전체 세라믹층은 5μm 내지 그 이하의 두께를 갖는, 다층 기판.
  24. 제 22항에 있어서, 동일한 평면에서 상기 유전체 세라믹층과 상기 전극 필름에 의해 형성된 적어도 하나의 커패시터 소자층은 수지를 주로 포함하는 기판에 매설 및 형성되는, 다층 기판.
  25. 제 22항에 있어서, 상기 유전체 세라믹층을 사이에 두고 형성된 한 쌍의 전극 필름은 마주보는 표면이 서로 다른 물질로 각각 형성되는, 다층 기판.
  26. 적어도 하나의 커패시터 소자층을 포함하는 다층 기판이 형성된 다층 기판을 제조하는 방법으로서,
    이송 기판에 제1 전극 필름을 형성하는 단계;
    박판 필름 방식으로 상기 제1 전극 필름에 유전체 세라믹층을 형성하는 단계;
    결정성 향상을 위해 상기 유전체 세라믹층을 열처리하는 단계;
    상기 열처리 단계 이후 상기 유전체 세라믹층의 표면에 제2 전극 필름을 형성하는 단계; 및
    상기 제1 및 제2 전극 필름을 포함하는 상기 유전체 세라믹층을 수지 프리프레그로 이송하는 단계를 포함하는, 다층기판 제조방법.
  27. 제 26항에 있어서,
    상기 이송 단계는 상기 이송과 동시에 상기 프리프레그에 상기 커패시터 소자층을 매설하는 단계를 포함하는, 다층기판 제조방법.
  28. 제 26항에 있어서,
    상기 제2 전극 필름 형성단계 이후에 상기 제2 전극 필름을 패터닝하는 단계;
    이렇게 패터닝된 상지 제2 전극 필름과 상기 제1 전극 필름을 포함하는 유전체 세라믹층을 수지 프리프레그로 이송하는 단계; 및
    상기 이송단계 이후에 상기 제1 전극 필름을 패터닝하는 단계를 포함하는, 다층기판 제조방법.
  29. 제 26항에 있어서,
    이송 기판을 전극 패턴으로 마스크를 씌워 박판 필름 방식으로 상기 이송 기판에 제1 전극 패턴을 형성하는 단계;
    상기 박판 필름 방식으로 유전체 세라믹층을 형성하는 단계;
    결정성 향상을 위해 상기 유전체 세라믹층을 열처리하는 단계;
    상기 유전체 세라믹층을 전극 패턴으로 마스크를 씌워 상기 열처리 단계 이후 상기 박판 필름 방식으로 제2 전극 패턴을 형성하는 단계; 및
    상기 제1 및 제2 전극 패턴을 포함한 상기 유전체 세라믹층을 수지 프리프레그로 이송하는 단계를 더 포함하는, 다층기판 제조방법.
  30. 제 26항에 있어서, 상기 유전체 세라믹층의 열처리 온도는 500℃ 내지 900℃인, 다층기판 제조방법.
KR1020057014343A 2003-03-28 2004-03-26 다층 기판 및 그 제조방법 KR100755088B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00090235 2003-03-28
JP2003090235 2003-03-28
JP2003095573 2003-03-31
JP2003093352 2003-03-31
JPJP-P-2003-00095573 2003-03-31
JPJP-P-2003-00093352 2003-03-31

Publications (2)

Publication Number Publication Date
KR20050095889A true KR20050095889A (ko) 2005-10-04
KR100755088B1 KR100755088B1 (ko) 2007-09-03

Family

ID=33135745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057014343A KR100755088B1 (ko) 2003-03-28 2004-03-26 다층 기판 및 그 제조방법

Country Status (5)

Country Link
US (1) US20060180342A1 (ko)
EP (1) EP1610599A1 (ko)
JP (1) JPWO2004089049A1 (ko)
KR (1) KR100755088B1 (ko)
WO (1) WO2004089049A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764389B1 (ko) * 2006-07-12 2007-10-05 삼성전기주식회사 캐패시터 내장형 세라믹 기판 제조방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352554B2 (en) * 2004-06-30 2008-04-01 Axcelis Technologies, Inc. Method for fabricating a Johnsen-Rahbek electrostatic wafer clamp
US7778038B2 (en) * 2004-12-21 2010-08-17 E.I. Du Pont De Nemours And Company Power core devices and methods of making thereof
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
JP4825012B2 (ja) * 2005-01-21 2011-11-30 日本特殊陶業株式会社 配線基板の製造方法
JP2007108228A (ja) * 2005-10-11 2007-04-26 Nitto Denko Corp 光電気混載基板およびその製造方法
US7439840B2 (en) * 2006-06-27 2008-10-21 Jacket Micro Devices, Inc. Methods and apparatuses for high-performing multi-layer inductors
US7340825B2 (en) 2006-07-06 2008-03-11 Harris Corporation Method of making a transformer
KR100782407B1 (ko) * 2006-10-30 2007-12-05 삼성전기주식회사 회로기판 제조방법
US20080123318A1 (en) * 2006-11-08 2008-05-29 Atmel Corporation Multi-component electronic package with planarized embedded-components substrate
JP4503583B2 (ja) * 2006-12-15 2010-07-14 日本メクトロン株式会社 キャパシタ用接着シートおよびそれを用いたキャパシタ内蔵型プリント配線板の製造方法
JP2008211115A (ja) * 2007-02-28 2008-09-11 Ricoh Co Ltd 半導体装置
WO2009119877A1 (ja) * 2008-03-28 2009-10-01 日立化成工業株式会社 配線板の製造方法、光電気複合部材の製造方法及び光電気複合基板の製造方法
JP2010226038A (ja) * 2009-03-25 2010-10-07 Tdk Corp セラミック電子部品
US8409963B2 (en) * 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US20110050334A1 (en) * 2009-09-02 2011-03-03 Qualcomm Incorporated Integrated Voltage Regulator with Embedded Passive Device(s)
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
WO2012111203A1 (ja) * 2011-02-15 2012-08-23 株式会社村田製作所 積層型インダクタ素子
KR101503104B1 (ko) * 2011-08-01 2015-03-16 삼성전기주식회사 금속 자성 분말, 상기 금속 자성 분말을 포함하는 자성층 재료, 및 자성층 재료를 이용한 자성층을 포함하는 적층형 칩 부품
US8421045B2 (en) * 2011-08-26 2013-04-16 Bha Group, Inc. Electromagnetic protection cloth
WO2013031842A1 (ja) * 2011-09-02 2013-03-07 株式会社 村田製作所 フェライト磁器組成物、セラミック電子部品、及びセラミック電子部品の製造方法
US20130229777A1 (en) * 2012-03-01 2013-09-05 Infineon Technologies Ag Chip arrangements and methods for forming a chip arrangement
KR20140019689A (ko) * 2012-08-07 2014-02-17 삼성전기주식회사 인쇄회로기판 및 그 제조방법
ES2573137T3 (es) * 2012-09-14 2016-06-06 Atotech Deutschland Gmbh Método de metalización de sustratos de célula solar
JP2014090080A (ja) * 2012-10-30 2014-05-15 Ibiden Co Ltd プリント配線板、プリント配線板の製造方法及び電子部品
WO2016158464A1 (ja) * 2015-03-31 2016-10-06 日立金属株式会社 バリスタ内蔵多層基板およびその製造方法
JP6953279B2 (ja) * 2016-12-07 2021-10-27 日東電工株式会社 モジュールの製造方法
WO2018204487A1 (en) * 2017-05-02 2018-11-08 De Rochemont L Pierre High speed semiconductor chip stack
US11239185B2 (en) * 2017-11-03 2022-02-01 Dialog Semiconductor (Uk) Limited Embedded resistor-capacitor film for fan out wafer level packaging
US11177318B2 (en) * 2018-01-29 2021-11-16 Agency For Science, Technology And Research Semiconductor package and method of forming the same
KR102283085B1 (ko) * 2019-04-18 2021-07-29 삼성전기주식회사 칩 안테나
US11223133B2 (en) 2019-04-18 2022-01-11 Samsung Electro-Mechanics Co., Ltd. Chip antenna
KR102268383B1 (ko) 2019-08-02 2021-06-23 삼성전기주식회사 칩 안테나

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780790A (en) * 1986-05-20 1988-10-25 Canon Kabushiki Kaisha Electric device
US5412865A (en) * 1991-08-30 1995-05-09 Murata Manufacturing Co., Ltd. Method of manufacturing multilayer electronic component
JP3350949B2 (ja) * 1992-02-20 2002-11-25 株式会社村田製作所 導電性ペースト
JPH05335183A (ja) * 1992-05-28 1993-12-17 Murata Mfg Co Ltd 多層基板を備えた電子部品及びその製造方法
JP2870371B2 (ja) * 1993-08-05 1999-03-17 株式会社村田製作所 積層電子部品、その製造方法およびその特性測定方法
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
KR19990028493A (ko) * 1995-06-30 1999-04-15 니시무로 타이죠 전자부품 및 그 제조방법
US6125039A (en) * 1996-07-31 2000-09-26 Taiyo Yuden Co., Ltd. Hybrid module
JP3199664B2 (ja) * 1997-06-30 2001-08-20 京セラ株式会社 多層配線基板の製造方法
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
US6294441B1 (en) * 1998-08-18 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
ATE459488T1 (de) * 1999-09-28 2010-03-15 Kyodo Printing Co Ltd Übertragungskörper und verwendungsverfahren
JP3772622B2 (ja) * 2000-02-03 2006-05-10 株式会社村田製作所 薄膜積層コンデンサおよびその実装方法
US6261943B1 (en) * 2000-02-08 2001-07-17 Nec Research Institute, Inc. Method for fabricating free-standing thin metal films
TW483233B (en) * 2000-05-30 2002-04-11 Alps Electric Co Ltd Electronic circuit unit
JP4224190B2 (ja) * 2000-06-20 2009-02-12 パナソニック電工株式会社 プリント配線板の製造方法及びプリント配線板
JP3680713B2 (ja) * 2000-07-21 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品
GB2365007B (en) * 2000-07-21 2002-06-26 Murata Manufacturing Co Insulative ceramic compact
EP1265466A3 (en) * 2001-06-05 2004-07-21 Dai Nippon Printing Co., Ltd. Method for fabrication wiring board provided with passive element and wiring board provided with passive element
JP5057619B2 (ja) * 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW594947B (en) * 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI264121B (en) * 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
CN100550616C (zh) * 2001-12-20 2009-10-14 Nxp股份有限公司 耦合器、集成电子元件和电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764389B1 (ko) * 2006-07-12 2007-10-05 삼성전기주식회사 캐패시터 내장형 세라믹 기판 제조방법

Also Published As

Publication number Publication date
WO2004089049A1 (ja) 2004-10-14
US20060180342A1 (en) 2006-08-17
JPWO2004089049A1 (ja) 2006-07-06
EP1610599A1 (en) 2005-12-28
KR100755088B1 (ko) 2007-09-03

Similar Documents

Publication Publication Date Title
KR100755088B1 (ko) 다층 기판 및 그 제조방법
TW511405B (en) Device built-in module and manufacturing method thereof
EP2091311B1 (en) Wiring board and its manufacturing method
JP2017183653A (ja) 高周波用多層配線基板とその製造方法
JP4224190B2 (ja) プリント配線板の製造方法及びプリント配線板
JP3956851B2 (ja) 受動素子内蔵基板及びその製造方法
JP3199664B2 (ja) 多層配線基板の製造方法
JP2008066672A (ja) 薄型磁気部品内蔵基板及びそれを用いたスイッチング電源モジュール
US5849396A (en) Multilayer electronic structure and its preparation
JP4207517B2 (ja) 素子内蔵基板
JP2003078251A (ja) セラミックチップ内蔵基板とその製造方法
JP2006510233A (ja) 低インダクタンス埋め込みキャパシタを有するプリント配線板およびその製造方法
US11412621B2 (en) Device-embedded board and method of manufacturing the same
US20040202823A1 (en) Ceramic laminate and method for manufacturing the same
JPH09237972A (ja) 多層配線基板
JP2003204163A (ja) 多層配線基板
WO2003100970A1 (fr) Circuit resonnant serie lc, carte comportant ce circuit et procedes de fabrication dudit circuit
JP2006253710A (ja) プリント配線板の製造方法及びプリント配線板
KR20060114562A (ko) 저온동시소성세라믹 기판의 내장 캐패시터 및 그 제조방법
JP2000151104A (ja) 多層基板
JP2003101239A (ja) 多層配線基板
JP2004134421A (ja) コンデンサ内蔵配線基板及びその製造方法
KR100764389B1 (ko) 캐패시터 내장형 세라믹 기판 제조방법
JP2002222729A (ja) 電子部品とその製造方法
JP2009071016A (ja) 電子部品およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee