KR20050086297A - Method of forming isolation film in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 본 발명은 소자 분리용 트렌치 형성한 다음, 트렌치의 일부를 HDP 산화막을 이용하여 매립하고, HDP산화막을 이온주입 마스크로 하는 트렌치 측벽 이온주입을 실시하여 소자의 브레이크 다운 전압을 향상시킬 수 있고, 낸드 플래시 소자에 필요한 고전압 생성을 용이하게 할 수 있으며, 고전압 동작시 문턱 전압 증가를 최소화 할 수 있으며, 고전압 전달시 발생하는 전압 강화를 최소화 하여 고전압 전달 특성을 향상시킬 수 있으며, 소자의 누설 전류를 줄일 수 있으며, 표면에서의 낮은 문턱 전압을 위한 별도의 마스킹 공정을 실시하지 않음으로 인해 소자의 제조 공정을 단순화 할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다. The present invention relates to a method for forming a device isolation film of a semiconductor device, and the present invention provides a trench isolation for implanting the device isolation, and then a portion of the trench is buried using an HDP oxide film, the trench sidewall ion implantation using the HDP oxide film as an ion implant It can improve the breakdown voltage of the device, facilitate the generation of high voltage required for the NAND flash device, minimize the increase of the threshold voltage during high voltage operation, and minimize the voltage enhancement that occurs during high voltage transfer. Formation of device isolation layers in semiconductor devices can improve the transfer characteristics, reduce the leakage current of the device, and simplify the manufacturing process of the device by not performing a separate masking process for low threshold voltage on the surface Provide a method.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자 분리막을 통한 누설 전류 발생을 방지할 수 있는 방법에 관한 것이다. The present invention relates to a method for forming a device isolation film of a semiconductor device, and more particularly, to a method capable of preventing leakage current generation through the device isolation film.
플래시 메모리 소자에 있어서 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 공정을 통해 반도체 기판에 소자 분리용 트렌치를 형성한 다음, 그 측벽과 하부에 이온주입을 실시한다. 이러한, 측벽 이온주입은 고전압 소자를 사용하는 낸드 플래시에 있어서 특히 중요한 의미를 나타낸다. 즉, 20V이상의 고전압 소자를 형성하기 위하여 기판의 도핑은 최소화 되지만, 측벽을 통한 누설 전류는 극대화 된다. 따라서, 반도체 기판을 식각하여 트렌치를 형성한 다음, 트렌치 측벽을 B11 이온 주입을 통해 보상하여야 한다. In the flash memory device, a trench for isolation of a device is formed on a semiconductor substrate through a shallow trench isolation (STI) process, and ion implantation is then performed on the sidewalls and the bottom thereof. Such sidewall ion implantation has a particularly important meaning in NAND flash using high voltage devices. That is, the doping of the substrate is minimized to form a high voltage device of 20V or more, but the leakage current through the sidewall is maximized. Therefore, after the semiconductor substrate is etched to form a trench, the trench sidewalls must be compensated through B11 ion implantation.
표 1은 종래의 이온주입에 따른 소자 특성 변화를 나타낸 표이다. Table 1 is a table showing a change in device characteristics according to the conventional ion implantation.
표 1에서와 같이 트렌치 형성후, 그 측벽 전체 영역에 이온주입을 실시하게 되면, 소스/드레인 정션과 경계영역에서의 기판 농도를 증가시키는 효과가 있게 된다. 이로인해 정션의 브레이크 다운 전압을 열화시키고, 고압 동작시 바디 효과(Body Effect)의 증가를 가져와 고압 소자의 또 다른 요구조건인 고압 동작시 낮은 문턱 전압 요건을 확보하기 어려운 문제가 발생한다. As shown in Table 1, if ion implantation is performed in the entire region of the sidewall after the trench is formed, there is an effect of increasing the substrate concentration in the source / drain junction and the boundary region. This degrades the breakdown voltage of the junction and increases the body effect during high voltage operation, which makes it difficult to secure low threshold voltage requirements for high voltage operation, which is another requirement for high voltage devices.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 트렌치 상부 측벽영역에만 국부적으로 이온주입을 실시하여 소자 분리막에 의한 누설전류를 줄이고, 바디 효과 및 브레이크 다운 전압 열화 형상을 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다. Therefore, in order to solve the above problem, the present invention provides a device of a semiconductor device capable of reducing the leakage current caused by the device isolation layer by locally implanting ions only in the trench upper sidewall region, and preventing a body effect and a breakdown voltage degradation shape. Provided is a method of forming a separator.
본 발명에 따른 반도체 기판의 일부를 식각하여 소자 분리용 트렌치를 형성하는 단계와, 전체 구조상에 HDP 산화막을 증착하여 상기 트렌치의 일부를 매립하는 단계와, 소정의 이온주입을 실시하여 상기 HDP 산화막이 매립되지 않은 상기 트렌치 상부 측벽의 상기 반도체 기판 내에 측벽 이온층을 형성하는 단계 및 전체 구조상에 절연성 물질막을 증착한 다음, 평탄화 공정을 실시하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법을 제공한다. Etching a portion of the semiconductor substrate according to the present invention to form a device isolation trench; depositing a portion of the trench by depositing an HDP oxide layer on an entire structure; and performing a predetermined ion implantation to perform the ion implantation to form the HDP oxide layer. Forming a sidewall ion layer in the semiconductor substrate of the unfilled trench upper sidewall and depositing an insulating material film on the entire structure, and then performing a planarization process to form a device isolation layer. To provide.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1c는 본 발명에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of forming an isolation layer according to the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 패드 질화막(16)을 증착한다. 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 18)를 형성하여 활성영역과 필드 영역을 정의한다. Referring to FIG. 1A, a tunnel oxide film 12, a first polysilicon film 14, and a pad nitride film 16 are deposited on a semiconductor substrate 10. The pad nitride layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 are sequentially etched through ISO mask patterning to allow shallow trench isolation (STI). A trench 18 of the structure is formed to define the active and field regions.
터널 산화막(12) 형성전에 반도체 기판(10)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다. 또한, 소정의 이온주입 공정을 실시하여 트리플웰, N 웰 및 P웰(미도시)을 형성할 수도 있다.A tunnel oxide film 12 forming the mixing ratio of H 2 O and HF is 50 for cleaning of the semiconductor substrate 10 before: 1 (Dilute HF) DHF and NH 4 OH, consisting of H 2 O 2 and H 2 O SC -1 (Standard Cleaning-1), or a mixture of NH 4 F and HF ratio of 100: 1 to 300: 1 BOE (Buffered Oxide Etch) and NH 4 OH, H 2 O 2 and H 2 O Pretreatment washing | cleaning process can be implemented using SC-1. In addition, a predetermined ion implantation process may be performed to form triple wells, N wells, and P wells (not shown).
터널 산화막(12)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(12) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화하는 것이 효과적이다.The tunnel oxide film 12 was formed to a thickness of 85 to 110 kPa by a wet oxidation method at a temperature of 750 to 800 ° C., and heat-treated for 20 to 30 minutes using N 2 at a temperature of 900 to 910 ° C. after the deposition of the tunnel oxide film 12. By performing the step, it is effective to minimize the defect density at the interface between the tunnel oxide film 12 and the semiconductor substrate 10.
제 1 폴리 실리콘막(14)은 터널 산화막(12)의 오염과 식각 및 클리닝(Etch & Cleaning) 공정에 의한 손상(Damage)을 방지하기 위해 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 200 내지 700Å의 두께로 형성하는 것이 바람직하다. 제 1 폴리 실리콘막(14)은 식각부담(Etch Burden)과 후속 HDP 갭 필링 부담(HDP Gap Fill Burden)을 고려하여 최대 700Å두께로 형성하고, 인산 딥 아웃(Dip Out) 및 후속 클리닝 케미컬(Cleaning Chemical)의 터널 산화막(12) 손상과 질화막에 대한 스트레스 버퍼(Stress Buffer)역할을 위해 최소 200Å 두께 이상으로 형성하는 것이 효과적이다. 패드 질화막(16)은 LP-CVD 방법으로 약 700 내지 1500Å정도의 두께로 형성하는 것이 바람직하다.The first polysilicon layer 14 may be formed by chemical vapor deposition (CVD), low pressure chemical vapor deposition, and the like to prevent contamination of the tunnel oxide layer 12 and damage caused by etching and cleaning processes. Low Pressure CVD (LPCVD), Plasma Enhanced CVD (PECVD) or Atmospheric Pressure CVD (APCVD) using SiH 4 or Si 2 H 6 and PH 3 gases It is preferable to form in thickness of 200-700 kPa. The first polysilicon layer 14 may be formed to a maximum thickness of 700 mm in consideration of etching burden and subsequent HDP gap filling burden, and phosphoric acid dip out and subsequent cleaning chemicals. It is effective to form a thickness of at least 200 Å to damage the tunnel oxide 12 of the chemical layer and to act as a stress buffer for the nitride layer. The pad nitride film 16 is preferably formed to a thickness of about 700 to 1500 kPa by the LP-CVD method.
패터닝은 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 소자 분리막이 형성될 영역을 개방하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(18)를 형성하는 것이 바람직하다. Patterning is performed by applying a photoresist film over the entire structure and then performing a photolithography process using a photoresist mask to form a photoresist pattern (not shown) that opens the region where the device isolation layer is to be formed. An etching process using the photoresist pattern as an etching mask is performed to etch the pad nitride layer 16, the first polysilicon layer 14, the tunnel oxide layer 12, and the semiconductor substrate 10 to etch the trench 18 having an STI structure. It is preferable to form.
이후, 트렌치(18) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하고, 급속 열처리 공정(Rapid Thermal Process)을 진행하여 트렌치(18)의 코너부분을 라운딩하는 것이 바람직하다. 건식 산화공정은 800 내지 1000℃의 온도 범위 내에서 산화공정을 실시하여 측벽 산화막(미도시)을 50 내지 150Å 두께로 형성하는 것이 바람직하다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성할 수 있다.Thereafter, it is preferable to perform a dry oxidation process for compensating for etch damage of the sidewalls of the trench 18 and to perform a rapid thermal process to round the corners of the trench 18. In the dry oxidation process, the oxidation process is preferably performed within a temperature range of 800 to 1000 ° C. to form a sidewall oxide film (not shown) in a thickness of 50 to 150 GPa. A liner oxide layer (not shown) may be formed by thinly depositing a high temperature oxide (HTO) on the entire structure and performing a densification process at a high temperature.
물론 이외의 다른 공정을 통해서도 반도체 기판내에 소자간의 분리를 위한 소자 분리용 트렌치를 형성할 수 있다. 하드 마스크막을 반도체 기판상에 형성한 다음, 하드 마스크막 및 반도체 기판을 식각하여 형성할 수도 있다. 하드 마스크막으로는 패드 산화막, 패드 질화막 및 버퍼 산화막 중 적어도 어느하나의 막을 사용하는 것이 바람직하다. Of course, it is also possible to form a trench for device isolation for separation between devices in other semiconductor substrates. The hard mask film may be formed on the semiconductor substrate, and then the hard mask film and the semiconductor substrate may be formed by etching. It is preferable to use at least one of a pad oxide film, a pad nitride film, and a buffer oxide film as the hard mask film.
도 1b를 참조하면, HDP 산화막(20)을 증착하여 트렌치(18)의 일부를 매립하되, 후속 공정에 의해 활성영역의 반도체 기판(10)내에 형성될 정션의 하부 경계영역 까지만 증착한다. HDP 산화막(20)의 증착은 반도체 기판(10)의 표면을 기준으로 식각된 깊이에 식각 변화의 양과 증착 변화의 양을 합한 값을 뺀 값이 0보다 크게 되도록 증착하는 것이 바람직하다. 즉, 반도체 기판(10)의 식각깊이를 D로 하고, 식각변화의 양을 dD로하고, 증착 변화의 양을 dH로할 경우 HDP 산화막(20)의 증착은 D-(dD + dH) > 0로 한다.Referring to FIG. 1B, an HDP oxide film 20 is deposited to fill a portion of the trench 18, but only to the lower boundary region of the junction to be formed in the semiconductor substrate 10 in the active region by a subsequent process. The deposition of the HDP oxide film 20 is preferably performed such that the value obtained by subtracting the sum of the amount of the etching change and the amount of the deposition change from the depth etched based on the surface of the semiconductor substrate 10 is greater than zero. That is, when the etching depth of the semiconductor substrate 10 is D, the amount of etching change is dD, and the amount of deposition change is dH, the deposition of the HDP oxide film 20 is D- (dD + dH)> 0. Shall be.
소정의 이온주입을 실시하여 트렌치(18) 상부측벽의 노출된 반도체 기판(10)내에 측벽 이온층(22)을 형성한다. 이로써, 별도의 마스크 공정없이 목표로 하는 영역에 측벽 이온층을 형성할 수 있으며, 소자의 누설을 방지하고, 문턱전압 증가 및 브레이크다운 전압의 열화를 방지할 수 있다. 특히 PMOS의 기판 농도가 상대적으로 높아서 이러한 이온주입에 의한 부 효과가 없는 것을 고려하면 이러한 이온주입은 별도의 마스킹 공정 없이 진행할 수 있어 공정을 단순화 할 수 있다. A predetermined ion implantation is performed to form the sidewall ion layer 22 in the exposed semiconductor substrate 10 on the upper sidewall of the trench 18. As a result, the sidewall ion layer may be formed in the target region without a separate mask process, and the leakage of the device may be prevented, the threshold voltage may be increased, and the breakdown voltage may be prevented. In particular, considering that the substrate concentration of the PMOS is relatively high and there is no side effect caused by the ion implantation, the ion implantation can proceed without a separate masking process, thereby simplifying the process.
트렌치(18)의 바닥과 나머지 영역은 기 증착된 HDP 산화막(20)이 방지막 역할을 하여 STI구조의 트렌치(18) 상부 코너영역(트렌치 상부의 반도체 기판 표면)에만 이온이 주입되기 때문이다. 또한, HDP의 측벽 증착율이 매우 낮아서 측벽 이온주입의 에너지를 HDP 산화막(20)의 측벽 증착 두께를 통과할 수 있는 에너지로 설정하면 문턱전압 증가 및 브레이크다운 전압의 열화를 방지할 수 있다. This is because the bottom of the trench 18 and the remaining region are formed by the pre-deposited HDP oxide layer 20 as a barrier, and ions are implanted only in the upper corner region of the trench 18 of the STI structure (the surface of the semiconductor substrate above the trench). In addition, the sidewall deposition rate of the HDP is very low, so that the energy of the sidewall ion implantation is set to an energy that can pass through the sidewall deposition thickness of the HDP oxide film 20, thereby preventing the increase of the threshold voltage and the degradation of the breakdown voltage.
도 1c를 참조하면, 전체 구조상에 절연성 물질막(24)을 증착한 다음, 패드 질화막(16)을 정지막으로 하는 평탄화 공정을 실시하여 소자 분리막을 형성한다. 절연성 물질막(24)으로, O3 TEOS막을 사용하는 것이 바람직하다. 소정의 질화막 스트립 공정을 실시하여 반도체 기판(10) 상에 잔류하는 패드 질화막(16)을 제거한다.Referring to FIG. 1C, an insulating material layer 24 is deposited on the entire structure, and then a planarization process using the pad nitride layer 16 as a stop layer is performed to form an isolation layer. As the insulating material film 24, it is preferable to use an O 3 TEOS film. A predetermined nitride film strip process is performed to remove the pad nitride film 16 remaining on the semiconductor substrate 10.
평탄화 공정은 CMP(Chemical Mechanical Polishing) 또는 전면 식각공정을 이용하여 실시하는 것이 바람직하고, 패드 질화막(16) 상부의 HDP 산화막(20) 및 절연성 물질막(24)을 제거한다. 이로써, HDP 증착에 의해 완화된 단차 위에 O3 TEOS막을 형성한 후, CMP 평탄화를 실시하게 되면 디싱(Dishing) 효과를 최소화 할 수 있다.The planarization process is preferably performed by using chemical mechanical polishing (CMP) or an entire surface etching process, and removes the HDP oxide film 20 and the insulating material film 24 on the pad nitride film 16. As a result, when the O 3 TEOS film is formed on the step relaxed by HDP deposition, CMP planarization is performed to minimize the dishing effect.
HF 및/또는 BOE를 이용한 세정공정을 실시하여 다층으로 구성된 제 1 폴리 실리콘막(14) 표면에 형성된 불순물을 제거한다. 전체 구조상에 제 2 폴리 실리콘막(미도시)을 형성한 다음, 이를 패터닝하여 플로팅 게이트 전극을 형성한다. 유전체막(미도시), 제 3 폴리 실리콘막(미도시) 및 금속막(미도시)을 형성한 다음 이를 패터닝하여 플래시 소자용 게이트 전극을 형성하고, 그 측벽에 소스/드레인(미도시)을 형성한다. A cleaning process using HF and / or BOE is performed to remove impurities formed on the surface of the first polysilicon film 14 having a multilayer structure. A second polysilicon film (not shown) is formed on the entire structure, and then patterned to form a floating gate electrode. A dielectric film (not shown), a third polysilicon film (not shown), and a metal film (not shown) are formed and then patterned to form a gate electrode for a flash device, and a source / drain (not shown) is formed on the sidewall thereof. Form.
상술한 바와 같이, 본 발명은 소자 분리용 트렌치 형성한 다음, 트렌치의 일부를 HDP 산화막을 이용하여 매립하고, HDP산화막을 이온주입 마스크로 하는 트렌치 측벽 이온주입을 실시하여 소자의 브레이크 다운 전압을 향상시킬 수 있고, 낸드 플래시 소자에 필요한 고전압 생성을 용이하게 할 수 있다. As described above, according to the present invention, after forming a device isolation trench, a portion of the trench is buried using an HDP oxide film, and trench sidewall ion implantation using the HDP oxide film as an ion implantation mask is performed to improve the breakdown voltage of the device. It is possible to facilitate the generation of high voltages required for NAND flash devices.
또한, 고전압 동작시 문턱 전압 증가를 최소화 할 수 있으며, 고전압 전달시 발생하는 전압 강화를 최소화 하여 고전압 전달 특성을 향상시킬 수 있다. In addition, it is possible to minimize the increase in the threshold voltage during high voltage operation, and to improve the high voltage transfer characteristics by minimizing the voltage enhancement generated during the high voltage transfer.
또한, 소자의 누설 전류를 줄일 수 있으며, 표면에서의 낮은 문턱 전압을 위한 별도의 마스킹 공정을 실시하지 않음으로 인해 소자의 제조 공정을 단순화 할 수 있다. In addition, the leakage current of the device can be reduced, and the manufacturing process of the device can be simplified by not performing a separate masking process for a low threshold voltage on the surface.
도 1a 내지 도 1c는 본 발명에 따른 소자 분리막의 형성 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of forming an isolation layer according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 터널 산화막10 semiconductor substrate 12 tunnel oxide film
14 : 폴리 실리콘막 16 : 패드 질화막14 polysilicon film 16 pad nitride film
18 : 트렌치 20 : HDP 산화막18: trench 20: HDP oxide film
22 : 측벽 이온층 24 : 절연성 물질막 22 side wall ion layer 24 insulating material film
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818425B1 (en) * | 2006-08-29 | 2008-04-01 | 동부일렉트로닉스 주식회사 | Method for manufacturing a shallow trench isolation layer of the semiconductor display device |
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2004
- 2004-02-25 KR KR1020040012713A patent/KR20050086297A/en not_active Application Discontinuation
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| KR100818425B1 (en) * | 2006-08-29 | 2008-04-01 | 동부일렉트로닉스 주식회사 | Method for manufacturing a shallow trench isolation layer of the semiconductor display device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |