KR20050086291A - Method of manufacturing nand flash memory device - Google Patents

Abstract

본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 셀 영역의 드레인 콘택 플러그와 고전압 소자 영역의 정션 콘택 플러그를 도핑된 다결정 실리콘을 이용하여 형성한 다음, 소정의 열공정을 실시하여 별도의 정션 이온주입을 실시하지 않고도 콘택 저항을 감소시킬 수 있고, 정션의 불순물 농도를 목표로 하는 레벨로 유지 시켜 고전압용 트랜지스터의 온 커런트(On-Current)특성을 향상시킬 수 있고, 고전압 트랜지스터의 특성을 크게 향상시킬 수 있는 낸드 플래시 메모리 소자의 제조 방법을 제공한다. The present invention relates to a method for manufacturing a NAND flash memory device. The present invention provides a drain contact plug in a cell region and a junction contact plug in a high voltage device region using doped polycrystalline silicon, and then performs a predetermined thermal process. Contact resistance can be reduced without additional junction ion implantation, and the on-current characteristics of the high voltage transistor can be improved by maintaining the impurity concentration of the junction at a target level. Provided is a method of manufacturing a NAND flash memory device capable of greatly improving characteristics.

Description

낸드 플래시 메모리 소자의 제조 방법{Method of manufacturing NAND flash memory device} Method of manufacturing NAND flash memory device {Method of manufacturing NAND flash memory device}

본 발명은 낸드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 낸드 플래시 소자의 고전압 소자용 정션 콘택 형성 방법에 관한 것이다. The present invention relates to a method for manufacturing a NAND flash memory device, and more particularly, to a method for forming a junction contact for a high voltage device of a NAND flash device.

일반적으로 낸드형 플래시 메모리는 노어형의 플래시 메모리와는 다르게 셀의 프로그램에 FN 터널링 현상을 이용한다. FN 터널링 방식에 의한 프로그램은 적은 전류를 소모함으로서 다량의 셀을 동시에 프로그램할 수 있다는 장점을 가지고 있지만 프로그램 및 소거 동작시 보다 높은 전압을 인가하여야 하기 때문에 고전압을 제어할 수 있는 고전압 트랜지스터가 필요하게 된다. 낸드형 플래시 메모리에서 사용하는 고전압 트랜지스터는 15V 이상의 고전압을 사용하여야 하기 때문에 일반적인 트렌지스트와는 다른 구조를 가져야 한다. 즉, 15V에서 동작하기 위해서는 25V이상의 높은 정션 항복 전압을 나타내야 한다. 따라서, P타입의 웰 구조 대신에 P 타입의 반도체 기판을 웰로 사용하여 트랜지스터를 형성하게 된다. N 타입의 불순물을 사용하여 정션을 구성하게 된다. 이러한 정션이 소스/드레인 영역은 콘택의 금속 충전물을 통하여 외부와 연결하게 되며 이때 금속과 정션간의 넌 오믹(Non-Ohmic) 콘택 형성을 방지하기 위해 콘택 형성 후에 추가적인 플러그 이온주입을 실시하여 식각데미지를 보상함과 동시에 정션의 구조를 적절한 수순으로 유지하게 된다. In general, NAND flash memory uses FN tunneling in the program of a cell, unlike NOR flash memory. The FN tunneling program has the advantage of being able to program a large number of cells at the same time by consuming less current, but a higher voltage transistor capable of controlling the high voltage is required because a higher voltage must be applied during program and erase operations. . Since high voltage transistors used in NAND flash memory must use high voltages of 15V or higher, they must have a structure different from that of a general transistor. In other words, to operate at 15V, a high junction breakdown voltage of more than 25V must be shown. Therefore, instead of the P type well structure, a P type semiconductor substrate is used as a well to form a transistor. Junction is formed by using N type impurities. The source / drain region of the junction is connected to the outside through the metal filling of the contact, whereby additional plug ion implantation is performed after the contact is formed to prevent the formation of non-ohmic contact between the metal and the junction. In addition to compensating, the structure of the junction is maintained in proper order.

이러한 정션 이온주입을 NMOS용 고전압 소자영역에만 별도로 실시하여야 하기 때문에 별도의 마스킹 공정을 추가로 진행하여야 하며, 정션 이온주입 공정 조건에 따라 고전압 트랜지스터의 특성이 크게 영향을 받게 되어 공정 제어에 있어서도 많은 문제점들이 발생한다. Since the junction ion implantation must be performed separately in the high voltage device region for NMOS, a separate masking process must be additionally performed, and the characteristics of the high voltage transistor are greatly affected by the junction ion implantation process conditions. Happens.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 영역의 콘택 플러그로 사용하는 도핑된 다결정 실리콘막을 NMOS용 고전압 소자 영역의 정션 콘택에 사용함으로써, 정션 이온주입 공정을 실시하지 않고, 콘택 저항을 줄이며, 소자의 신뢰성을 향상시킬 수 있는 낸드 플래시 메모리 소자의 제조 방법을 제공한다. Therefore, the present invention uses a doped polycrystalline silicon film, which is used as a contact plug in a cell region, for junction contact in a high voltage device region for NMOS to solve the above problem, thereby reducing contact resistance without performing a junction ion implantation process. The present invention provides a method of manufacturing a NAND flash memory device capable of improving the reliability of the device.

본 발명에 따른 제 1 영역에 고전압 소자용 트랜지스터가 형성되고, 제 2 영역에 플래시 메모리 셀이 형성된 반도체 기판상에 제 1 층간 절연막을 형성하는 단계와, 상기 제 1 층간 절연막을 패터닝하여 상기 플래시 메모리 셀의 소스 단자를 개방하는 소스 콘택홀을 형성한 다음, 이를 제 1 도전성 물질막으로 매립 평탄화 하여 소스 라인 플러그를 형성하는 단계와, 전체 구조상에 제 2 층간 절연막을 형성한 다음, 상기 제 1 및 제 2 층간 절연막을 패터닝 하여 상기 제 1 영역의 상기 고전압 소자용 트랜지스터의 정션 영역을 개방하는 정션 콘택홀과, 상기 제 2 영역의 상기 플래시 메모리 셀의 드레인 단자를 개방하는 드레인 콘택홀을 형성하는 단계와, 상기 정션 콘택홀과 상기 드레인 콘택홀을 소정의 불순물이 도핑된 제 2 도전성 물질막으로 매립 평탄화하여 정션 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계 및 상기 정션 콘택 플러그 및 상기 드레인 콘택 플러그 내의 불순물 확산을 위한 열처리 공정을 실시하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법을 제공한다. Forming a first interlayer insulating film on a semiconductor substrate on which a high voltage device transistor is formed in a first region and a flash memory cell is formed in a second region, and patterning the first interlayer insulating film; Forming a source contact hole for opening the source terminal of the cell, and then embedding and planarizing it with a first conductive material film to form a source line plug, forming a second interlayer insulating film over the entire structure, and then Patterning a second interlayer insulating film to form a junction contact hole for opening the junction region of the high voltage device transistor in the first region and a drain contact hole for opening the drain terminal of the flash memory cell in the second region; And planarizing the junction contact hole and the drain contact hole with a second conductive material film doped with a predetermined impurity. And forming a junction contact plug and a drain contact plug, and performing a heat treatment process for diffusion of impurities in the junction contact plug and the drain contact plug.

바람직하게, 상기 제 2 도전막은 인(Phosphorous; P) 또는 비소(Arsenic; As)가 1.0E19 내지 5.0E20 도핑된 다결정 실리콘막을 사용하는 것이 효과적이다. Preferably, the second conductive film is effective to use a polycrystalline silicon film doped with Phosphorous (P) or Arsenic (As) 1.0E19 to 5.0E20.

바람직하게, 상기 열처리 공정은 노를 이용하여 700 내지 1000℃의 온도범위에서 실시하는 것이 효과적이다. Preferably, the heat treatment step is effective to be carried out in the temperature range of 700 to 1000 ℃ using the furnace.

바람직하게, 상기 정션 콘택 플러그 및 상기 드레인 콘택 플러그를 형성하는 단계와 상기 열처리 공정을 실시하는 단계사이에, 전체 구조상에 식각방지막 및 제 3 층간 절연막을 순차적으로 형성하는 단계를 더 포함하는 것이 효과적이다. Preferably, the method may further include sequentially forming an etch stop layer and a third interlayer insulating layer on the entire structure between the step of forming the junction contact plug and the drain contact plug and performing the heat treatment process. .

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1a 내지 도 1c는 본 발명에 따른 낸드 플래시 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a NAND flash device according to the present invention.

도 1a를 참조하면, 고전압 소자가 형성될 제 1 영역(A)과 플래시 메모리 셀이 형성될 제 2 영역(B)이 정의된 반도체 기판(10)의 제 1 영역(A)에 고전압 소자용 트랜지스터(20)와, 제 2 영역(B)에 플래시 메모리 셀(30)을 형성한다. Referring to FIG. 1A, a transistor for a high voltage device is formed in a first area A of a semiconductor substrate 10 in which a first region A in which a high voltage device is to be formed and a second region B in which a flash memory cell are to be defined are defined. 20 and a flash memory cell 30 are formed in the second region B. As shown in FIG.

제 2 영역(B)의 플래시 메모리 셀(30)은 스트링 형태로 구성하고, 그 양측에는 셀의 드레인 단자(49)를 선택하기 위한 드레인 선택 트랜지스터(40)와, 소스 단자(47)를 선택하기 위한 소스 선택 트랜지스터(45)를 더 포함할 수 있다. The flash memory cell 30 of the second region B is configured in a string form, and both sides thereof select a drain select transistor 40 and a source terminal 47 for selecting the drain terminal 49 of the cell. A source select transistor 45 may be further included.

상기에서, 자기 정렬 셀로우 트렌치 아이솔레이션 공정을 통해 소자 분리막을 형성할 수도 있고, 자기 정렬 플로팅 게이트 전극 공정을 통해 플로팅 게이트 전극을 형성할 수 도 있다. 제 1 영역(A)에 형성되는 게이트 산화막은 고전압에도 충분히 동작할 수 있을 정도의 두께로 형성하는 것이 바람직하다. 고전압 소자용 트랜지스터(20)는 DDD 구조의 정션(22)으로 형성하는 것이 바람직하다. 고전압 소자용 트랜지스터(20)의 정션은 1.0E12 내지 1.0E14 정도의 N 타입 불순물을 주입하여 형성하는 것이 바람직하다. 고전압 소자용 트랜지스터(20)는 NMOS 트랜지스터를 사용하는 것이 바람직하다. In the above description, the device isolation layer may be formed through a self-aligned shallow trench isolation process, or the floating gate electrode may be formed through a self-aligned floating gate electrode process. The gate oxide film formed in the first region A is preferably formed to a thickness sufficient to operate even at a high voltage. The high voltage device transistor 20 is preferably formed of the junction 22 of the DDD structure. The junction of the high voltage device transistor 20 is preferably formed by injecting N-type impurities of about 1.0E12 to 1.0E14. As the high voltage device transistor 20, an NMOS transistor is preferably used.

도 1b를 참조하면, 전체 구조상에 제 1 층간 절연막(50)을 증착한 다음, 제 2 영역(B)의 플래시 메모리 셀(30)의 소스 단자(47)를 개방하는 소스라인 콘택을 형성한다. 소스라인 콘택을 제 1 도전성 물질막으로 매립 평탄화 하여 소스 라인 플러그(60)를 형성한다. Referring to FIG. 1B, a first interlayer insulating film 50 is deposited on the entire structure, and then a source line contact for opening the source terminal 47 of the flash memory cell 30 in the second region B is formed. A source line plug 60 is formed by filling the source line contact with the first conductive material layer.

소스라인 콘택은 소스 선택 트랜지스터(45)의 소스 영역을 개방하는 것이 바람직하다. 제 1 도전성 물질막은 도핑된 다결정 실리콘막을 이용하는 것이 바람직하다. 도핑된 다결정 실리콘막으로 인(Phosphorous; P) 또는 비소(Arsenic; As)가 도핑된 실리콘막을 사용하는 것이 바람직하다. The source line contact preferably opens the source region of the source select transistor 45. It is preferable to use a doped polycrystalline silicon film as the first conductive material film. It is preferable to use a silicon film doped with Phosphorous (P) or Arsenic (As) as the doped polycrystalline silicon film.

소스라인 플러그(60)는 제 1 도전성 물질막으로 소스라인 콘택을 매립한 다음, 평탄화 공정으로 전면 식각(Etch Back)을 실시하여 제 1 층간 절연막(50) 상의 도전성 물질막을 제거하여 형성하는 것이 바람직하다. 평탄화 공정으로 화학 기계적 연마 공정(CMP)을 이용하여 실시할 수도 있다. The source line plug 60 may be formed by filling the source line contact with the first conductive material film, and then etching the entire surface by etching the planarization process to remove the conductive material film on the first interlayer insulating film 50. Do. The planarization step may be carried out using a chemical mechanical polishing step (CMP).

제 1 층간 절연막(50) 형성전에 하부의 구조물을 보호하기 위한 배리어막을 더 층착할 수 도 있다. A barrier film for protecting the underlying structure may be further deposited before the first interlayer insulating film 50 is formed.

도 1c를 참조하면, 전체 구조상에 제 2 층간 절연막(70)을 형성한 다음, 제 1 영역(A)의 정션 영역(22)을 개방하는 정션 콘택홀을 형성하고, 제 2 영역(B)의 플래시 메모리 셀(30)의 드레인 단자(49)를 개방하는 드레인 콘택홀을 형성한다. 정션 콘택홀과 드레인 콘택홀을 제 2 도전성 물질막으로 매립 평탄화 하여 정션 콘택 플러그(80) 및 드레인 콘택 플러그(90)를 형성한다. 전체 구조상에 식각방지막(100) 및 제 3 층간 절연막(110)을 증착한 다음, 열처리 공정을 실시한다. 금속배선 형성공정을 실시하여 드레인 콘택 플러그(90) 상부에 비트라인(120)을 형성하고, 정션 콘택 플러그(80) 상부에 금속배선(125)을 형성한다. Referring to FIG. 1C, after forming the second interlayer insulating film 70 on the entire structure, a junction contact hole for opening the junction region 22 of the first region A is formed, and the second region B A drain contact hole for opening the drain terminal 49 of the flash memory cell 30 is formed. The junction contact hole and the drain contact hole are buried and planarized with a second conductive material film to form the junction contact plug 80 and the drain contact plug 90. The etch stop layer 100 and the third interlayer insulating layer 110 are deposited on the entire structure, and then a heat treatment process is performed. The metal line forming process is performed to form the bit line 120 on the drain contact plug 90 and the metal wire 125 on the junction contact plug 80.

정션 콘택홀 및 드레인 콘택홀은 제 2 층간 절연막(70) 상에 감광막을 도포한 다음, 마스크를 이용한 사진 식각 공정을 통해 감광막 패턴을 형성한다. 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(70) 및 제 1 층간 절연막(50)을 식각하여 형성하는 것이 바람직하다. 즉, 제 2 영역(B)의 드레인 콘택홀 형성시 정션 콘택홀 영역도 함께 개방하여 동시에 형성하는 것이 효과적이다. The junction contact hole and the drain contact hole apply a photoresist film on the second interlayer insulating film 70, and then form a photoresist pattern through a photolithography process using a mask. The second interlayer insulating film 70 and the first interlayer insulating film 50 are preferably etched by performing an etching process using the photoresist pattern as an etching mask. That is, when forming the drain contact hole of the second region B, it is effective to simultaneously open the junction contact hole region together.

제 2 도전성 물질막은 도핑된 다결정 실리콘막을 사용하는 것이 바람직하고, 도핑된 다결정 실리콘막은 인(Phosphorous; P) 또는 비소(Arsenic; As)가 1.0E19 내지 5.0E20 도핑된 막을 사용하는 것이 바람직하다. 제 2 도전성 물질막으로 드레인 콘택홀 및 정션 콘택홀이 충분히 매립될 정도의 두께로 형성하는 것이 바람직하다. As the second conductive material film, a doped polycrystalline silicon film is preferably used, and the doped polycrystalline silicon film is preferably a phosphorous (P) or arsenic (Asonic) As 1.0E19 to 5.0E20 doped film. The second conductive material film is preferably formed to a thickness such that the drain contact hole and the junction contact hole are sufficiently filled.

드레인 콘택 플러그(90)와 정션 콘택 플러그(80)는 전체 구조상에 제 2 도전성 물질막을 증착한 다음, 전면 식각공정을 이용한 평탄화 공정을 실시하여 제 2 층간 절연막(70) 상의 제 2 도전성 물질막을 제거하여 형성하는 것이 바람직하다. 평탄화 공정으로 화학 기계적 연마 공정을 이용할 수 있다. The drain contact plug 90 and the junction contact plug 80 deposit a second conductive material film on the entire structure, and then perform a planarization process using an entire surface etching process to remove the second conductive material film on the second interlayer insulating film 70. It is preferable to form. As the planarization process, a chemical mechanical polishing process may be used.

드레인 콘택 플러그(90) 및 정션 콘택 플러그(80)가 형성된 제 2 층간 절연막(70) 상에 질화막 계열의 물질막을 이용한 식각방지막(100)을 형성하되, 200 내지 500Å 두께의 얇은 박막으로 형성하는 것이 바람직하다. 이때, 식각 방지막(100)은 후속 공정에서의 과도한 식각공정에 의해 발생하는 문제를 방지하기 위해 생략할 수도 있다. On the second interlayer insulating film 70 on which the drain contact plug 90 and the junction contact plug 80 are formed, an etch stop film 100 using a nitride film-based material film is formed, but the thin film having a thickness of 200 to 500 Å is formed. desirable. In this case, the etch stop layer 100 may be omitted to prevent a problem caused by the excessive etching process in the subsequent process.

순차적으로 식각방지막(100) 상에 제 3 층간 절연막(110)을 증착한다. 제 3 층간 절연막(110) 증착후, 드레인 콘택 플러그(90) 및 정션 콘택 플러그(80)를 형성하는 제 2 도전성 물질막내의 불순물의 확산을 위해 열처리 공정을 실시하는 것이 바람직하다. 열처리 공정은 700 내지 1000℃의 온도범위에서 제 2 도전성 물질막의 인 및 비소의 확산이 반도체 기판(10)의 정션영역(22)으로 충분히 이루어지도록 하는 것이 바람직하다. 이러한 열공정을 통해 다결정 실리콘막에 도핑된 불순물이 다결정 실리콘에서 정션 영역으로 확산 되어 식각공정시 발생한 정션의 불순물 농도를 적절히 보상해줄 수 있다. The third interlayer insulating layer 110 is sequentially deposited on the etch stop layer 100. After deposition of the third interlayer insulating layer 110, it is preferable to perform a heat treatment process for diffusion of impurities in the second conductive material film forming the drain contact plug 90 and the junction contact plug 80. The heat treatment process is preferably such that the diffusion of phosphorus and arsenic of the second conductive material film to the junction region 22 of the semiconductor substrate 10 in the temperature range of 700 to 1000 ℃. Through such a thermal process, impurities doped in the polycrystalline silicon film are diffused from the polycrystalline silicon into the junction region to properly compensate the impurity concentration of the junction generated during the etching process.

이와 같이 열처리 공정을 통해 정션 콘택 플러그 내의 도핑된 불순물이 정션영역으로 확산이 발생하기 때문에 일반적으로 진행하고 있는 플러그 이온주입 후의 열처리 공정을 진행한 것과 동일한 효과를 얻을 수 있다. As described above, since the doped impurities in the junction contact plug diffuse into the junction region through the heat treatment process, the same effect as the heat treatment process after the plug ion implantation, which is generally performed, can be obtained.

본 실시예에서는 불순물의 충분한 확산을 위해 노(Furnace)를 통해 충분한 열처리를 실시하는 것이 바람직하다. 이러한 충분한 열공정을 통해 다결정 실리콘에 함유되어 있는 불순물의 양이 제한적이며 확산에 의해 이동할 수 있는 불순물이 제한되어 있기 때문에 DDD 구조의 정션에 의해 형성된 기존 고전압 트랜지스터의 기본 특성을 저하시키지 않으면서 전류 특성도 향상시킬 수 있다. In this embodiment, it is preferable to perform a sufficient heat treatment through a furnace (Furnace) for sufficient diffusion of impurities. This sufficient thermal process limits the amount of impurities contained in the polycrystalline silicon and limits the impurities that can be moved by diffusion, so that current characteristics can be reduced without degrading the basic characteristics of the existing high voltage transistor formed by the junction of the DDD structure. Can also be improved.

본 실시예의 제 1 내지 제 3 층간 절연막을 산화막 계열의 물질막을 이용하여 형성하는 것이 바람직하다. 또한, 그 두께는 1000 내지 5000Å으로 배선 또는 플러그 간의 절연을 고려하여 충분한 두께로 형성하는 것이 바람직하다. It is preferable to form the first to third interlayer insulating films of the present embodiment using an oxide film-based material film. In addition, the thickness thereof is preferably 1000 to 5000 kPa and formed to a sufficient thickness in consideration of insulation between the wiring or the plug.

도 2a 및 도 2b는 도핑된 폴리 실리콘막을 이용한 정션 플러그의 특성을 나타낸 그래프이다. 2A and 2B are graphs showing characteristics of a junction plug using a doped polysilicon film.

도 2a는 콘택 형성시 정션 영역에 불순물이 확산 되지 않은 경우와 본 발명에 따라 정션 영역에 소정의 불순물이 확산된 경우의 트랜지스터의 정션 도핑 프로파일을 나타낸 그래프로써, 정션 영역에 불순물이 확산 되지 않을 경우의 불순물의 농도가 확산 한 경우에 비해 약 100배 정도 낮아지는 현상을 볼 수 있다. 또한, 도 2b는 고전압 소자의 온 커런트의 측정 결과로, 불순물 확산이 되지 않은 경우는 콘택 저항의 증가 및 고전압 트랜지스터의 온 커런트를 낮추게 된다. 정션 영역에 소정의 불순물 확산을 실시할 경우는 정션의 도핑농도를 감소를 방지할 수 있고, 콘택 저항의 증가를 방지할 수 있으며, 고전압 트랜지스터의 온 커런트를 향상시켜 소자의 딜레이 문제를 방지할 수 있게 된다. FIG. 2A is a graph illustrating a junction doping profile of a transistor when impurities are not diffused in the junction region during contact formation and when a predetermined impurity is diffused in the junction region according to the present invention. It can be seen that the concentration of impurities is about 100 times lower than when diffused. In addition, FIG. 2B is a result of measuring the on current of the high voltage device. When impurities are not diffused, the increase in contact resistance and the low on current of the high voltage transistor are reduced. When the impurity diffusion is performed in the junction region, the doping concentration of the junction can be prevented from being reduced, the increase in contact resistance can be prevented, and the on current of the high voltage transistor can be improved to prevent the delay problem of the device. Will be.

상술한 바와 같이, 본 발명은 셀 영역의 드레인 콘택 플러그와 고전압 소자 영역의 정션 콘택 플러그를 도핑된 다결정 실리콘을 이용하여 형성한 다음, 소정의 열공정을 실시하여 별도의 정션 이온주입을 실시하지 않고도 콘택 저항을 감소시킬 수 있다. As described above, the present invention forms a drain contact plug in a cell region and a junction contact plug in a high voltage element region using doped polycrystalline silicon, and then performs a predetermined thermal process without performing a separate junction ion implantation. It is possible to reduce the contact resistance.

또한, 정션의 불순물 농도를 목표로 하는 레벨로 유지 시켜 고전압용 트랜지스터의 온 커런트(On-Current)특성을 향상시킬 수 있고, 고전압 트랜지스터의 특성을 크게 향상시킬 수 있다. In addition, the on-current characteristics of the high-voltage transistor can be improved by maintaining the impurity concentration of the junction at a target level, and the characteristics of the high-voltage transistor can be greatly improved.

도 1a 내지 도 1c는 본 발명에 따른 낸드 플래시 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing a NAND flash device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 20 : 고전압 소자용 트렌지스터10 semiconductor substrate 20 transistor for high voltage device

30 : 플래시 메모리 셀 40 : 드레인 선택 트랜지스터30 flash memory cell 40 drain select transistor

45 : 소스 선택 트랜지스터 47 : 소스 단자45: source select transistor 47: source terminal

49 : 드레인 단자 50, 70, 110 : 층간 절연막49: drain terminal 50, 70, 110: interlayer insulating film

60 : 소스 라인 플러그 80 : 정션 콘택 플러그60: source line plug 80: junction contact plug

90 : 드레인 콘택 플러그 100 : 식각방지막90: drain contact plug 100: etching prevention film

120, 125 : 금속배선 120, 125: metal wiring

Claims (4)

제 1 영역에 고전압 소자용 트랜지스터가 형성되고, 제 2 영역에 플래시 메모리 셀이 형성된 반도체 기판상에 제 1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating film on a semiconductor substrate having a high voltage device transistor formed in a first region and a flash memory cell formed in a second region; 상기 제 1 층간 절연막을 패터닝하여 상기 플래시 메모리 셀의 소스 단자를 개방하는 소스 콘택홀을 형성한 다음, 이를 제 1 도전성 물질막으로 매립 평탄화 하여 소스 라인 플러그를 형성하는 단계;Patterning the first interlayer insulating film to form a source contact hole for opening a source terminal of the flash memory cell, and then filling the first interlayer insulating film with a first conductive material film to form a source line plug; 전체 구조상에 제 2 층간 절연막을 형성한 다음, 상기 제 1 및 제 2 층간 절연막을 패터닝 하여 상기 제 1 영역의 상기 고전압 소자용 트랜지스터의 정션 영역을 개방하는 정션 콘택홀과, 상기 제 2 영역의 상기 플래시 메모리 셀의 드레인 단자를 개방하는 드레인 콘택홀을 형성하는 단계;Forming a second interlayer insulating film on the entire structure, and then patterning the first and second interlayer insulating films to open the junction contact hole of the high voltage device transistor in the first region, and the junction of the second region. Forming a drain contact hole for opening a drain terminal of the flash memory cell; 상기 정션 콘택홀과 상기 드레인 콘택홀을 소정의 불순물이 도핑된 제 2 도전성 물질막으로 매립 평탄화하여 정션 콘택 플러그 및 드레인 콘택 플러그를 형성하는 단계; 및Filling the junction contact hole and the drain contact hole with a second conductive material layer doped with a predetermined impurity to form a junction contact plug and a drain contact plug; And 상기 정션 콘택 플러그 및 상기 드레인 콘택 플러그 내의 불순물 확산을 위한 열처리 공정을 실시하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조 방법.And performing a heat treatment process for diffusion of impurities in the junction contact plug and the drain contact plug. 제 1 항에 있어서, The method of claim 1, 상기 제 2 도전막은 인(Phosphorous; P) 또는 비소(Arsenic; As)가 1.0E19 내지 5.0E20 도핑된 다결정 실리콘막을 사용하는 낸드 플래시 메모리 소자의 제조 방법.The second conductive film is a method of manufacturing a NAND flash memory device using a polycrystalline silicon film doped with Phosphorous (P) or Arsenic (As) 1.0E19 to 5.0E20. 제 1 항에 있어서, The method of claim 1, 상기 열처리 공정은 노를 이용하여 700 내지 1000℃의 온도범위에서 실시하는 낸드 플래시 메모리 소자의 제조 방법.The heat treatment step is a manufacturing method of the NAND flash memory device to be carried out in a temperature range of 700 to 1000 ℃ using a furnace. 제 1 항에 있어서, 상기 정션 콘택 플러그 및 상기 드레인 콘택 플러그를 형성하는 단계와 상기 열처리 공정을 실시하는 단계사이에, The method of claim 1, wherein the step of forming the junction contact plug and the drain contact plug and performing the heat treatment process, 전체 구조상에 식각방지막 및 제 3 층간 절연막을 순차적으로 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조 방법.And sequentially forming an anti-etching film and a third interlayer insulating film on the entire structure.