KR20050084447A - 핀 필드 효과 트랜지스터 메모리 셀, 핀 필드 효과트랜지스터 메모리 셀 배치, 및 핀 필드 효과 트랜지스터메모리 셀 제조 방법 - Google Patents

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Abstract

본 발명은 핀 필드 효과 트랜지스터 메모리 셀(200), 핀 필드 효과 트랜지스터 메모리 셀 배치, 및 핀 필드 효과 트랜지스터 메모리 셀을 제조하는 방법에 관한 것이다. 상기 핀 필드 효과 트랜지스터 메모리 셀은 제 1 및 제 2 소스/드레인 영역(201, 202) 및 게이트 영역을 포함한다. 메모리 셀은 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이의 채널 구역을 둘러싸는 반도체 핀(204)을 더 포함한다. 또한, 게이트 영역 상에 적어도 부분적으로 배치된 전하 저장층(207, 208)도 제공된다. 워드 라인 영역(205, 206)은 전하 저장층의 적어도 한 구간에 배치된다. 전하 저장층은, 핀 필드 효과 트랜지스터 메모리 셀에 사전 정의된 전위를 인가함으로써 전기 전하 캐리어가 선택적으로 전하 저장층 내에 도입되거나 전하 저장층으로부터 제거될 수 있도록 설계된다.

Description

핀 필드 효과 트랜지스터 메모리 셀, 핀 필드 효과 트랜지스터 메모리 셀 배치, 및 핀 필드 효과 트랜지스터 메모리 셀 제조 방법{FIN FIELD EFFECT TRANSISTOR MEMORY CELL, FIN FIELD EFFECT TRANSISTOR MEMORY CELL ARRANGEMENT, AND METHOD FOR THE PRODUCTION OF A FIN FIELD EFFECT TRANSISTOR MEMORY CELL}
본 발명은 핀 필드 효과 트랜지스터 메모리 셀, 핀 필드 효과 트랜지스터 메모리 셀 배치, 및 핀 필드 효과 트랜지스터 메모리 셀의 제조 방법에 관한 것이다.
컴퓨터 기술이 빠르게 발달함에 따라, 특히 데이터 저장 분야에 있어서의 휴대용 애플리케이션용의 고밀도, 저전력의 비휘발성 메모리가 요구되고 있다.
종래 기술은 플로팅 게이트 메모리(floating gate memory)를 개재하고 있으며, 이 플로팅 게이트 메모리에는, 전기적 도전성 플로팅 게이트 영역이 기판에 집적된 필드 효과 트랜지스터의 게이트 절연층 위에 배치되어 있으며, 그 내부로는 플로팅 게이트 영역 전하 캐리어가 파울러 노르드하임 터널링(Fowler-Nordheim tunneling)에 의하여 영구적으로 도입될 수 있다. 이 필드 효과로 인하여, 그와 같은 트랜지스터의 임계 전압치는 플로팅 게이트에 전하 캐리어가 저장되는지의 여부에 따라 정해진다. 결론적으로, 메모리 정보 아이템은 플로팅 게이트 층 내의 전기 전하 캐리어의 존재 유무에 따라 코딩될 수 있다.
그러나, 전기 전하 캐리어를 플로팅 게이트 내에 도입하는 것은 통상적으로 15V 내지 25V의 고전압을 필요로 한다. 이것은 민감한 집적 소자를 손상시킬 수도 있으며, 또한 에너지 절약(예를 들어, 저전력 애플리케이션)이나 휴대용 애플리케이션(예를 들어, 이동 무선 전화기, 개인휴대정보단말기(PDA))에 있어서도 매력적이지 못하다. 또한, 파울러 노르드하임 터널링의 경우에서의 기록 시간은 통상적으로 밀리세컨트 범위가 되어 현대의 메모리의 요구를 충족시키기에는 너무 길다.
NROM 메모리("Nitrided read only memory")인 경우에는, 실리콘 질화물 포획(trapping) 층이 필드 효과 트랜지스터의 게이트 절연층으로서 사용되며, 전하 캐리어가 채널 핫 전자 주입에 의해서 전하 저장층인 실리콘 질화물 층에 영구적으로 도입될 수 있다. 통상의 프로그래밍 전압은 이 경우 약 9V이며, 150ns의 기록 시간이 각각의 셀에서 얻어진다.
[1] 2bit의 메모리 정보가 하나의 트랜지스터에 저장될 수 있는 NROM 메모리 셀에 대한 개재.
그러나, NROM 메모리 셀은 고전력 소비의 단점을 갖는다. 또, NROM 메모리 셀의 확장성(scalability)은, 특히, "펀치 쓰루(punch through)" 효과와 같이 통상적으로 200nm 미만의 채널 길이에서 발생하는 단채널 효과 때문에 미약하다. 또한, NROM 메모리 셀의 트랜지스터가 작은 폭의 트랜지스터인 경우에는 판독 전류가 매우 작다. 이것은 또한 계속적인 축소(scaling)에 장애가 된다.
[2] 제어 게이트가 워드 라인과는 별도로 제공되는 MONOS 메모리 셀에 대한 개재.
ONO(실리콘 산화물/실리콘 질화물/실리콘 산화물) 전하 저장층 내에 전하 캐리어를 소스측 주입하여 정보가 [2]에 따라 저장된다. 이것은 종래의 NROM 메모리 셀과 비교해서 전력 소비를 낮춘다.
그러나, [2]에 개재된 메모리 셀도 확장성이 미약하고, 특히 작은 트랜지스터 폭의 경우에는 판독 전류가 작다는 문제점들을 갖는다.
요약하면, 플로팅 게이트 메모리 셀은 고전압, 및 각 메모리 셀에의 충분히 신속하지 못한 순차적 액세스의 단점을 가진다. 분할 게이트 셀은 미약한 확장성 및 비트당 중간 저장 밀도의 단점을 가진다. 전하 캐리어의 소스측 주입에 기반을 두는 메모리 셀의 단점은, [2]에 개재되어 있는 바와 같이, 200nm의 채널 길이 이하에서의 확장성이 미약하고 작은 트랜지스터 대역의 경우에는 판독 전류가 작다는 점이다.
본 발명의 대표적인 실시예가 도면에 도시되어 있으며, 아래에서 보다 상세하게 설명된다.
도 1은 소스측 프로그래밍의 원리를 설명하는데 기본이 되는 개략적인 배치를 나타낸다.
도 2는 본 발명의 바람직한 예시적인 실시예에 따른 핀 필드 효과 트랜지스터 메모리 셀의 사시도를 나타낸다.
도 3은 본 발명의 바람직한 대표적인 실시예에 따른 핀 필드 효과 트랜지스터 메모리 셀 배치의 레이아웃을 나타내는 도면이다.
도 4는 도 3의 절단선 I-I'를 따라 얻은, 도 3에 나타낸 메모리 셀 배치의 제 1 단면도를 나타낸다.
도 5는 도 3의 절단선 II-II'를 따라 얻은, 도 3의 메모리 셀 배치의 제 2 단면도를 나타낸다.
도 6a 내지 도 6f는, 본 발명의 바람직한 예시적인 실시예에 따른 핀 필드 효과 트랜지스터 메모리 셀 배치의 제조 방법에 따른 제조 시, 상이한 시점에서의 층 시퀀스의 단면도를 나타낸다.
상이한 도면에서의 유사 혹은 동일 요소에는 동일한 참조 번호를 부여한다.
도면의 도시는 개략적이며 축척되지 않은 것이다.
본 발명은 상기 문제점에 의거한 것으로서, 특히, 저전력 프로그래밍, 높은 저장 밀도, 및 우수한 확장성이 구현되는 경우, 메모리 셀, 메모리 셀 배치, 및 메모리 셀의 제조 방법을 설명한다.
상기 문제점은 독립 청구항에 따른 특징을 갖는 핀 필드 효과 트랜지스터 메모리 셀, 핀 필드 효과 트랜지스터 메모리 셀 배치, 및 핀 필드 효과 트랜지스터 메모리 셀 제조 방법에 의해 해결된다.
본 발명에 따른 핀 필드 효과 트랜지스터 메모리 셀은, 제 1 및 제 2 소스/드레인 영역, 게이트 영역, 및 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이에 채널 영역을 갖는 반도체 핀을 포함한다. 또한, 핀 필드 효과 트랜지스터 메모리 셀은, 게이트 영역 상에 적어도 부분적으로 배치된 전하 저장층과, 전하 저장층의 적어도 일부 상의 워드 라인 영역을 포함한다. 전하 저장층은, 핀 필드 효과 트랜지스터 메모리 셀에 사전 결정 가능한 전위를 인가함으로써 전기 전하 캐리어가 선택적으로 전하 저장층 내에 도입되거나 전하 저장층으로부터 제거될 수 있도록 설정된다.
또한, 본 발명은 전술한 특징을 갖는 다수의 핀 필드 효과 트랜지스터 메모리 셀을 구비한 핀 필드 효과 트랜지스터 메모리 셀 배치를 제공한다.
또한, 핀 필드 효과 트랜지스터 메모리 셀의 제조 방법이 제공되는데, 이 방법에서, 제 1 및 제 2의 소스/드레인 영역이 형성되고, 게이트 영역이 형성되며, 채널 영역을 갖는 반도체 핀이 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이에 형성된다. 또한, 전하 저장층은 게이트 영역 상에 적어도 부분적으로 배치되도록 형성된다. 워드 라인 영역은 전하 저장층의 적어도 일부 상에 형성된다. 전하 저장층은, 핀 필드 효과 트랜지스터 메모리 셀에 사전 결정 가능한 전위를 인가함으로써 선택적으로 전하 캐리어가 전하 저장층 내에 도입되거나 전하 저장층으로부터 제거될 수 있도록 설정된다.
본 발명의 한 가지 기본 개념은, 전하 저장층이 그 위에 배치된 게이트 영역과 워드 라인 영역 사이에 배치되어 있는 핀 필드 효과 트랜지스터(이하 핀-FET(fin-FET)이라고도 함)에 의거한 메모리 셀이 제공된다는 사실에서 알 수 있다. 이러한 핀-FET 배치의 경우에 있어서, 게이트 영역의 하나 이상의 측면에 배치된 전하 저장층 영역은, 일례로서, 소스측(또는 드레인측) 주입을 이용하여 저전력으로 프로그래밍될 수도 있다. 전하 저장층은, 예를 들어, ONO 층 시퀀스(실리콘 산화물/실리콘 질화물/실리콘 산화물)로서 구현될 수도 있다. 전기 전하 캐리어는 그러한 전하 저장층에 영구적으로 저장될 수 있으며, 메모리 정보가 코딩될 수 있는 반도체 핀에 의해서 구현된 채널 영역의 전도성에 상당한 영향을 미칠 수도 있다.
본 발명에 따른 배치의 경우에 있어서, 게이트 영역과는 별도로, 일반적으로 게이트 영역과는 전기적으로 분리된 워드 라인 영역이 형성되며, 이 경우에 있어서의 배치는 분할 게이트 배치로 지칭될 수도 있다. 본 발명에 따른 메모리 셀은 저전력 프로그래밍을 가능하게 한다.
또한, 본 발명에 따른 메모리 셀은 2비트의 높은 저장 밀도를 갖는다. 제 1 비트는, 도입된 전하 캐리어의 형태로 제 1 소스/드레인 영역과 워드 라인 영역 사이의 경계 영역에 있는 전하 저장층에 저장될 수도 있다. 제 2 비트는 도입된 전하 캐리어의 형태로 제 2 소스/드레인 영역과 워드 라인 영역 사이의 경계 영역에 있는 전하 저장층에 저장될 수도 있다. 따라서, 높은 저장 밀도와 비트당 저비용 지출이 가능해진다.
본 발명은, 핀 필드 효과 트랜지스터의 더블 게이트 효과(double gate effect) 때문에, 예를 들어, [1]에 있어서와 같은 완전 평면 기하학적 구조인 경우에서보다 더 양호한 채널 길이의 확장성을 부여한다. 본 발명에 따른 메모리 셀은 통상적으로 2F2 내지 4F2의 높은 저장 밀도를 가지며, 여기서 F는 기술 세대에서 얻어질 수 있는 최소의 배선폭(feature size)이다.
또한, 본 발명에 따른 핀 필드 효과 트랜지스터 메모리 셀의 설계 및 제조에 있어서, 반도체 재료로 제조된 핀의 높이는 바람직한 판독 전류가 얻어질 수 있도록 설정될 수도 있다. 따라서, 핀의 높이는, 판독 및 프로그래밍 특성들을 설정하는 데 사용될 수 있는 메모리 셀의 구조에 있어서의 자유도(degree of freedom)이다.
결론적으로, 본 발명의 중요한 일 측면은, 핀-FET 메모리 셀 배치에 있어서, NROM 메모리 셀이나 플로팅 게이트 메모리 셀의 경우에 비해, 전하 캐리어의 소스측 주입에 의한 저전력 프로그래밍과, 높은 저장 밀도, 높은 판독 전류, 비트 당 저비용, 및 우수한 확장성을 겸비하는 데 있다.
본 발명에 따른 핀 필드 효과 트랜지스터 메모리 셀은 핀-FET를 사용하여 "소스측 주입" 프로그래밍의 장점과 더블 게이트 배치의 장점을 결합함으로써 보다 잘 축소될 수 있다. 또한, 또 다른 장점은 핀-FET 기하학적 구조를 갖는 논리 소자를 구비한 메모리 셀의 호환성에서 알 수 있다.
본 발명의 바람직한 전개는 종속항에 나타나 있다.
본 발명에 따른 메모리 셀의 경우에 있어서, 워드 라인 영역은, 제 1 워드 라인 부분 영역과 제 2 워드 라인 부분 영역으로 나누어지며, 전기 전하 캐리어는 각 경우에 제 1 워드 라인 부분 영역과 전하 저장층 사이의 경계 영역 및 제 2 워드 라인 부분 영역과 전하 저장층 사이의 경계 영역 내에 도입되거나 그 경계 영역으로부터 제거될 수 있다. 워드 라인 영역의 (서로 전기적으로 분리되거나 연결된) 두 워드 라인 부분 영역으로의 분할은, 본질적으로 핀-FET 트랜지스터의 측면 영역을 따라 서로에 평행하게 뻗어 있는 두 개의 워드 라인이 제공되도록 구현될 수도 있다.
제 1 및 제 2 워드 라인 부분 영역은 게이트 영역(제어 게이트 영역)의 두 개의 대향하는 측면 구간에 배치될 수도 있다.
전하 저장층은, 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO)층 시퀀스, 산화 알루미늄(Al2O3), 산화 이트륨(Y2O3), 산화 란탄(LaO2), 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 비정질 실리콘, 산화 탄탈(Ta2O5), 산화 티타늄(TiO2) 및/또는 알루민산염으로 구성되거나 이들을 포함할 수도 있다. 알루민산염의 일례는 알루미늄, 지르코늄 및 산소로 이루어진 혼합물(AlZrO)이다. ONO 층 시퀀스로서 구현된 전하 저장층은 각 경우에 각각 5nm의 두께를 갖는 3개의 부분 층을 갖는다.
특히, 전하 저장층은 DRAM("Dynamic Random Access Memory")에 적당한 방식으로 명확히 치수가 결정되거나 설정될 수도 있는 것으로, 다시 말해, 10ns 이하의 프로그래밍 시간을 달성할 수 있다. 전하 저장층의 부분 층은 이러한 목적을 위해 충분히 얇게 제공될 것이다. 예를 들어, 이 경우에 있어서, 전하 저장층은 터널 유전체, 저장 유전체 및 차단 유전체(blocking dielectric)로 형성될 수도 있다. 터널 유전체는 통상적으로 1nm 내지 3nm의 두께를 가질 수도 있으며, 예를 들어, 실리콘 산화물로 형성될 수도 있다. 저장 유전체는 통상적으로 2nm 내지 4nm의 두께를 가질 수도 있으며, 예를 들어, 비정질 실리콘이나, 충분히 낮은 장벽(barrier) 높이를 갖는 고유전율 재료(예를 들어, Ta2O5 또는 TiO2)로 형성될 수도 있다. 차단 유전체는 통상적으로 2nm의 두께를 가질 수도 있으며, 예를 들어, 실리콘 산화물이나 고유전율 재료로 형성될 수도 있다.
결론적으로, 충분히 얇은 전하 저장층(또는 전하 저장층의 충분히 얇은 부분 층)은 10ns의 충분히 짧은 기록 시간을 위해 사용된다. 특히 높은 기억 기간(통상적으로 10년)을 얻기 위해서라면, 전하 저장층은 충분히 두껍게 제공된다.
메모리 셀의 게이트 영역은 기본적으로 U자형으로 반도체 핀을 에워쌀 수도 잇다. 이러한 구조는 메모리 셀의 채널 영역의 도전성에 대해 특히 정확한 제어를 가능하게 하는 더블 게이트를 제공한다.
반도체 핀의 높이는, 바람직하게는, 메모리 셀에 저장된 정보를 판독하기 위한 판독 전류에 대한 사전 결정 가능한 값을 얻을 수 있도록 설정된다.
메모리 셀은 제 1 소스/드레인 영역에 연결된 제 1 비트 라인 영역과 제 2 소스/드레인 영역에 연결된 제 2 비트 라인 영역을 가질 수도 있다.
이 소스/드레인 영역은 반도체 핀의 도핑된 구간일 수 있고, 또는, 비트 라인 영역의 일부로서 구현될 수도 있다.
또한, 메모리 셀은, 게이트 영역, 워드 라인 영역, 및/또는 적어도 하나의 비트 라인 영역에 사전 결정 가능한 전위를 인가함으로써, 전하 캐리어가 선택적으로 핫 전하 캐리어의 주입에 의해서 전하 저장층 내에 도입되거나 전하 저장층으로부터 제거될 수 있도록 구성될 수도 있다.
본 발명에 따른 핀 필드 효과 트랜지스터 메모리 셀을 구비하는, 본 발명에 따른 핀 필드 효과 트랜지스터 메모리 셀 배치는 아래에 보다 상세하게 설명된다. 메모리 셀의 미세한 점들도 메모리 셀 배치에 적용된다.
메모리 셀 배치의 핀 필드 효과 트랜지스터 메모리 셀은 기본적으로 매트릭스 형식으로 배치될 수도 있다.
메모리 셀 배치는 제 1 방향을 따라 배치된 메모리 셀에 대한 공통 워드 라인 영역을 가질 수도 있다. 예를 들어, 메모리 셀의 열이나 행은 하나 이상의 공통 워드 라인을 가질 수도 있다.
또한, 메모리 셀 배치는 제 2 방향을 따라 배치된 메모리 셀에 대한 공통 비트 라인 영역을 가질 수도 있다. 예를 들어, 메모리 셀의 열이나 행은 하나 이상의 공통 비트 라인을 가질 수도 있다.
제 1 및 제 2 방향은, 바람직하게는, 기본적으로 서로에 대하여 수직으로 정해진다.
메모리 셀 배치의 경우에 있어서, 워드 라인 영역의 측방 범위는 게이트 영역과의 교차하지 않는 구간에서보다 게이트 영역과 교차하는 구간에서 상이할(더 작을) 수도 있다.
도 1을 참조하여, 제어 게이트 및 제어 게이트로부터 전기적으로 분리되는 워드 라인으로 나뉘는 게이트를 구비하며 전하 캐리어의 소스측(또는 드레인측) 주입에 대해 아래에서 설명한다. 본 발명에 따른 메모리 셀은 아래에 설명하는 프로그래밍 방식에 의해서 프로그래밍 또는 판독될 수 있다.
도 1은 실리콘 기판(101) 상 및 내에 형성된 메모리 셀(100)을 나타낸다. 게이트 유전체(104)는 제 1 및 제 2 비트 라인(102, 103) 사이에서 실리콘 기판(101) 상에 제공된다. 제어 게이트(105)는 게이트 유전체(104) 상에 배치된다. 이 층 시퀀스 상에는 ONO 층 시퀀스(106)가 전하 저장층으로서 형성된다. 워드 라인(107)은 ONO 층 시퀀스(106) 상에 형성되고, 비트 라인(102, 103)까지 퍼져 있으며 ONO 층 시퀀스(106)에 의해서 비트 라인(102, 103)과는 전기적으로 분리되어 있다. 또한, 도 1은 제 1 비트 라인(102), 제어 게이트(105) 및 워드 라인(107) 사이의 경계 영역에 있는 전하 저장층(106)의 제 1 전하 저장 영역(108)과, 제 2비트 라인(103), 제어 게이트(105) 및 워드 라인(107) 사이의 경계 영역에 있는 전하 저장층(106)의 제 2 전하 저장 영역(109)을 나타낸다.
전기 전하 캐리어를 전하 저장 영역(108, 109)내에 도입하여 메모리 정보 아이템을 프로그래밍하기 위해서, 메모리 셀(100)의 단자에 어떤 전위가 인가되는가에 대해 아래에서 설명한다.
전기 전하 캐리어를 제 1 전하 저장 영역(108) 내에 도입하기 위해서, 워드 라인(107)은 예를 들어 9V의 전위를 인가 받는다. 제 1 비트 라인(102)은 예를 들어 5V의 전위를 인가 받은 반면, 제 2 비트 라인(103)은 0V의 전위를 인가 받는다. 핫 전자의 소스측 주입("source-side hot-electron injection": SSHE)을 가능하게 하기 위하여, 제어 게이트(500)는 (필드 효과 트랜지스터형 배치(100)의 임계 전압에 가까운) 약 1V의 전위를 인가 받는다. 반대로, 전하 캐리어의 주입을 억제하기 위해서, 제어 게이트(105)는 0V의 전위를 인가 받는다. 이러한 방식으로, 전기전하 캐리어가 제 1 전하 저장 영역(108) 내에 영구적으로 도입될 수 있다. 전하 캐리어를 제 2 전하 저장 영역(109)에 도입하기 위해서, 비트 라인(102, 103)의 전위가 단순히 상호 교환될 수 있다. 전하 저장 영역(108, 109)은 명확한 설명을 위해서 단순히 개략적으로 도면에 삽입되었음을 주목해야 한다. 사실상, 이들 영역은 도면에 도시된 것보다 공간적으로 더 넓은 혹은 더 좁은 범위로 확장되거나, 또는 전하 저장층의 다소 상이한 간 다른 위치에 위치될 수도 있다.
전하 저장 영역(108, 109)에 포함된 정보를 각각 판독하기 위해서, 제어 게이트(105)는 약 1.5V의 전위를 인가 받고, 1.5V의 전압이 비트 라인(102, 103) 사이에 인가된다. 이러한 동작 상태에 있어서, 워드 라인(107)은 반전을 위해서 약 1.5V 내지 3V의 전위를 인가 받을 수도 있다. 그러면, 전하 저장 영역(108, 109) 중 하나에 도입된 전하 캐리어가 분명히 제어 게이트(105)에 인가된 전압에 대한 채널 영역(110)의 전도율에 대해 유사한 영향을 미치기 때문에, 채널 영역(110)을 흐르는 전류의 값은m 전하 캐리어가 제 1 전하 저장 영역(108) 및/또는 제 2 전하 저장 영역(109)에 포함되는지의 여부에 따라 정해진다. 결정된 전류의 값에 저장된 메모리 정보가 코딩된다.
메모리 셀(100)의 전하 저장 영역(108, 109) 중 하나로부터 정보를 소거하기 위해서, 제어 게이트(105)는 예를 들어 5V의 전위를 인가 받는다. 제 1 전하 저장 영역(108)으로부터 정보를 소거하기 위해서, 제 1 비트 라인(102)은 예를 들어 0V의 전위를 인가 받는 반면, 제 2 비트 라인(103)은 7V의 전위를 인가 받는다. 제 2 전하 저장 영역(109)의 정보를 소거하기 위해서, 비트 라인(102, 103) 상의 전위가 단순히 상호 교환될 수 있다.
도 2를 참조하여, 본 발명의 바람직한 예시적인 실시예에 따른 핀 필드 효과 트랜지스터 메모리 셀(200)에 대해 아래에서 설명한다.
핀-FET 메모리 셀(200)은 제 1 소스/드레인 영역(201) 및 제 2 소스 드레인 영역(202)을 갖는다. 채널 영역은 두 소스/드레인 영역(201, 202) 사이에 배치되며, 채널 영역 및 두 소스/드레인 영역(202, 201)은 실리콘 핀(204)의 구성요소이다. 두 소스/드레인 영역(201, 202)은 채널 영역에 의해서 서로로부터 분리되는 실리콘 핀(204)의 두 영역으로서 구현되며, 이 소스/드레인 영역은 실리콘 핀(204)의 영역 내로의 n+형 도핑 원자(예를 들어, 비소)의 주입에 의해서 형성된다. 제어 게이트(204)는 U자형으로 채널 영역 상에 형성되며, 얇은 게이트 절연층(도 2에는 도시하지 않음)이 채널 영역과 제어 게이트(203) 사이에 형성된다. 또한, 도 2에 있어서, 제 1 ONO 영역(207)(실리콘 산화물/실리콘 질화물/실리콘 산화물 층 시퀀스)이 형성되고, 제 2 ONO 영역(208)이 형성된다. ONO 영역(207, 208)은 실리콘 핀(204) 및 제어 게이트(203)의 대향 면 영역 상에 형성된다. 이 ONO 영역(207, 208)은, 전하 캐리어가 핀-FET 메모리 셀(200)의 단자에 사전 결정 가능한 전위를 인가함으로써 선택적으로 ONO 영역 내에 도입되거나 ONO 영역으로부터 제거되도록 설정되며, 메모리 정보 아이템은 ONO 영역 중 하나 또는 모두에 가능한 한 도입된 전하 캐리어에 코딩된다. 또한, 제 1 워드 라인(205)은 제 1의 ONO 영역(207)상에 측방으로 적용된다. 또한, 제 2 워드 라인(206)은 제 2의 ONO 영역(208)상에 측방으로 적용된다.
도 2는 제 1 및 제 2 ONO 영역(207, 208)의 부분 영역인 제 1 내지 제 4 전하 저장 영역(209 내지 212)을 개략적으로 나타내며, 전하 캐리어는 전하 캐리어 또는 정공의 소스측(또는 드레인측) 주입에 의해서 전하 저장 영역(209 내지 212) 내에 도입될 수 있다(도 1 및 그 관련 설명과 비교).
제 1 전하 저장 영역(209)에 전하 캐리어를 도입하기 위해서, 예를 들어, 제 1 워드 라인(205)이 9V의 전위를 인가 받은 반면, 제 1 소스/드레인 영역(201)에 인접한 제 1 비트 라인은 5V의 전위를 인가 받는다. 제 2 소스/드레인 영역(202)에 인접한 제 2 비트 라인은 0V의 전위를 인가 받는다. 제 1 전하 저장 영역(209) 내에 전하 캐리어가 도입되도록 하기 위해서, 제어 게이트(203)는 1V의 전위를 인가 받는다. 반대로, 제어 게이트(203)의 0V의 전위에서는, 제 1 전하 저장 영역(209)으로의 전하 캐리어의 도입이 회피된다. 전하 캐리어는 전하 저장 영역(209 내지 212)에 대응하는 방식으로 도입될 수도 있어서, 메모리 정보가 전하 저장 영역(209 내지 212)에서 프로그래밍될 수 있다. 상기 정보는 소스/드레인 영역(201, 202) 사이에 예를 들어 1.5V의 소정 전압을 인가하고, 제어 게이트(203)에 예를 들어 1.5V의 소정 전위를 인가함으로써 판독될 수 있다. 또한, 제 1 전하 저장 영역(209)에 있는 정보 아이템을 판독하기 위해서, 제 1 워드 라인에 약 1.5V 내지 3V의 전위를 인가한다. 소스/드레인 영역(201, 202) 사이의 채널 영역에 있어서의 필드 효과 때문에 소스/드레인 영역(201, 202) 사이에 흐르는 전류의 값은 전하 캐리어가 각각의 전하 저장 영역(209 내지 212)에 도입되는지의 여부에 의해 정해진다. 결론적으로, 저장 영역(209 내지 212)에 포함된 메모리 정보는 그 전류값(또는 핀-FET 배치(200)의 임계 전압치의 특성 변화)에 포함된다.
도 3을 참조하여, 본 발명의 바람직한 예시적인 실시예에 따른 핀 필드 효과 트랜지스터 메모리 셀 배치(300)에 대해 아래에서 설명한다.
도 3은 레이아웃 도이다. 도 3에서, 도 2에 나타낸 우형의 4개의 핀-FET 메모리 셀이 서로 접속하여 핀-FET 메모리 셀 배치(300)를 형성한다. 또한, F의 치수 사양은 도 3에 명기되며, 여기서 F는 기술 세대에서 얻어질 수 있는 최소의 배선폭이다. 도 3에 나타낸 바와 같이, 메모리 셀(200, 301 내지 303)은 매트릭스 형식으로 배치되며, 공통의 제 1 워드 라인(205)과 공통의 제 2 워드 라인(206)이 각 경우 메모리 셀의 각각의 열에 제공된다. 또한, 공통의 제어 게이트 라인(304) 및 공통의 제 1 및 제 2 비트 라인(305, 306)이 메모리 셀의 각 행에 제공된다.
도 4를 참조하여, 도 3에 나타낸 핀-FET 메모리 셀 배치(300)의 레이아웃의 제 1 단면도(400)에 대해 아래에서 설명한다. 제 1 단면도(400)는 도 3에 나타낸 절단선 I-I'를 따라 취해진 것이다.
제 1 단면도(400)는 실리콘 기판(401) 상에 차례로 배치된 실리콘 산화물 층(402)상에 핀-FET 메모리 셀 배치(300)가 형성된 것을 나타낸다. 또한, 도 4는 실리콘 핀(204)의 채널 영역(403)을 나타낸다. 실리콘 질화물 층(404)은 도 4에 나타낸 층 시퀀스 상에 적용되며, 상기 실리콘 질화물 층은 평탄화되어 있다. 또한, 도 4에 나타낸 바와 같이, 워드 라인(205, 206)은 설명된 예시적인 실시예에 따라 대략 삼각형의 단면을 갖는다. 도 4에 나타낸 바와 같이, ONO 영역(207, 208)은 연속 ONO 층 시퀀스로서 형성된다. ONO 층 시퀀스가 전기적으로 절연하기 때문에, 가능한 한 도입된 전기 전하 캐리어는 ONO 층 시퀀스를 따라 이동하는 것이 저지되어, 메모리 정보를 포함하고 ONO 층 시퀀스에 도입되는 전하 캐리어가 손상되거나 흘러 나가는 것이 방지된다.
도 5를 참조하여, 도 3으로부터 도 3의 절단선 II-II'를 따라 취해진 도 3의 핀-FET 메모리 셀 배치(300)의 제 2 단면도(500)에 대해 아래에서 설명한다.
도 5에 나타낸 바와 같이, 절단선 II-II'을 따른 제 1 및 제 2 워드 라인(205, 206)의 단면은 마찬가지로 기본적으로는 삼각형(또는 약간 사다리꼴)이지만, 제 1 단면도(400)와는 상이한 단면 영역을 갖는다.
도 6a 내지 도 6f를 참조하여, 본 발명의 바람직한 예시적인 실시예에 따른 핀-FET 메모리 셀의 제조 방법에 대해 아래에서 설명한다.
도 6a에 나타낸 층 시퀀스(600)를 얻기 위해서, 우선, SOI 웨이퍼(601)가 제공된다. SOI 웨이퍼는 제 1 실리콘 층(602), 제 1 실리콘 층(602) 상에 형성된 실리콘 산화물 층(603), 및 실리콘 산화물 층(603) 상에 형성된 제 2 실리콘 층(604)으로 형성된다. 이와 같이 얻어진 층 시퀀스 상에는 TEOS(tetraethyl orthosilicate) 하드 마스크(605)가 형성된다. 이와 같이 얻어진 층 시퀀스 상에는 포토레지스트 층(606)이 형성되며, 이 포토레지스트 층은 리소그래피 및 에칭법을 이용하여 후속 방법 단계에서 제 2 실리콘 층으로부터 실리콘 핀이 생성될 수 있도록 TEOS 층 시퀀스(605)와 함께 패턴화된다.
도 6b에 나타낸 층 시퀀스(610)를 얻기 위해서, 층 시퀀스(600)는 에칭법으로 에칭되어, TEOS 하드 마스크(605)와 포토레지스트 층(606)에 의해서 규정된 마스크에 따라 실리콘 핀(611)을 얻는다.
도 6c에 나타낸 층 시퀀스(620)를 얻기 위해서, 포토레지스트 층(606)과 TEOS 하드 마스크(605)가 제거된다. 또한, 이와 같이 얻어진 층 시퀀스는 라운딩 산화법(rounding oxidation method)이나 에칭-백 방법(etching-back method)에 의해 처리될 수도 있다. 그 후, 열산화법을 사용하여, 게이트 절연층(621)이 실리콘 핀(611)의 노출된 표면 영역 상에 형성되고, 이것에 의해, 형성될 핀-FET를 위한 채널 유전체(게이트 절연층)를 형성한다.
도 6d에 나타낸 층 시퀀스(630)를 얻기 위해서, 원위치에 도핑된 다결정 실리콘 재료가 층 시퀀스(620) 상에 증착되고, 열 실리콘 산화물(thermal silicon oxide) 재료로 덮인 실리콘 핀(611) 및 실리콘 산화물(603)의 노출 표면 영역 상에 제어 게이트 영역(631)을 형성하도록, 리소그래피 및 에칭법에 의해서 TEOS 하드 마스크와 포토레지스트 층을 사용하여 패턴화된다. 이어서, ONO 층 시퀀스(632)가 전 영역에 걸쳐서 형성된다. 이러한 목적을 위해서, 우선, 다결정 실리콘 재료로 덮인 층 시퀀스는 열산화법에 의해 처리되어, ONO 층 시퀀스(632)의 제 1 실리콘 산화물 층이 다결정 실리콘으로 만들어진 제어 게이트 영역(631)의 재료로 형성된다. ONO 층 시퀀스(632)의 제 1 실리콘 산화물 층은 5nm의 두께를 갖는다. 이와 같이 얻어진 층 시퀀스 상에 이어서 실리콘 질화물 재료가 5nm의 두께로 증착되어 ONO 층 시퀀스(632)의 포획층으로서의 실리콘 질화물 층을 형성한다. 그 후, ONO 층 시퀀스(632)의 제 2의 실리콘 산화물 층이 고온법에 의해서 5nm의 두께로 증착된다.
도 6e에 나타낸 층 시퀀스(640)를 얻기 위해서, 우선, 원위치에 도핑된 다결정 실리콘 재료가 층 시퀀스(630) 상에 증착된다. 이어서, 스페이서 에칭(spacer etching)이 실행되어, 제 1 및 제 2 워드 라인(641, 642)을 형성한다. 스페이서 에칭은 워드 라인(641, 642)이 다소 깊게 배치되도록 실행되므로, 후속해서 실행될 컨텍트 홀 에칭(contact hole etching)은 그리 중요하지 않다. 스페이서가 제어 게이트 영역(631)에서 제거되지만 워드 라인(641, 642)이 형성되도록, 실리콘 핀(611)은 실리콘 핀(611) 상의 제어 게이트 영역(631)보다 도 6e에 따른 수직 방향에서 다소 높아야 한다.
도 6f에 나타낸 메모리 셀(650)을 얻기 위해서, 우선, 부가적인 실리콘 질화물 층(651)이 전 영역에 걸쳐서 증착되고, 스페이서 에칭이 실행되어 비트 라인마다 주입 마스크가 형성된다. 이어서, 비트 라인이 주입된다(도시 안 됨). 이와 같이 얻어진 층 시퀀스는 부가적인 실리콘 산화물 층(652)으로 덮인다. 이어서, 오프셋 컨텍트 홀 에칭(offset contact hole etching)이 비트 라인, 제어 게이트(631), 및 워드 라인(641, 642)의 영역에서 실행된다.
다음의 간행물이 본 명세서에 인용되었다.
[1] Eitan, B., Pavan, P., Bloom, I., Aloni, E., Frommer, A., Finzi, D. (2000) "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" IEEE Electron Device Letters 21(11): 543-545
[2] Tomiye, H., Terano, T., Nomoto, K., Kobayashi, T. (2000) "A novel 2-bit/cell MONOS memory device with a wrapped-control-gate structure that applies source-side hot-electron injection" VLSI 2002 Symposium, pp. 206-207
참조 기호 목록
100 메모리 셀
101 실리콘 기판
102 제 1 비트 라인
103 제 2 비트 라인
104 게이트 유전체
105 제어 게이트
106 ONO 층 시퀀스
107 워드 라인
108 제 1 전하 저장 영역
109 제 2 전하 저장 영역
110 채널 영역
200 핀 필드 효과 트랜지스터 메모리 셀
201 제 1 소스/드레인 영역
202 제 2 소스/드레인 영역
203 제어 게이트
204 실리콘 핀
205 제 1 워드 라인
206 제 2 워드 라인
207 제 1 ONO 영역
208 제 2 ONO 영역
209 제 1 전하 저장 영역
210 제 2 전하 저장 영역
211 제 3 전하 저장 영역
212 제 4 전하 저장 영역
300 핀 필드 효과 트랜지스터 메모리 셀 배치
301 제 2 핀 필드 효과 트랜지스터 메모리 셀
302 제 3 핀 필드 효과 트랜지스터 메모리 셀
303 제 4 핀 필드 효과 트랜지스터 메모리 셀
304 제어 게이트 라인
305 제 1 비트 라인
306 제 2 비트 라인
400 제 1 횡단면도
401 실리콘 기판
402 실리콘 산화물 층
403 채널 영역
404 실리콘 질화물 층
500 제 2 횡단면도
600 층 시퀀스
601 SOI 웨이퍼
602 제 1 실리콘 층
603 실리콘 산화물 층
604 제 2 실리콘 층
605 TEOS 하드 마스크
606 포토레지스트
610 층 시퀀스
611 실리콘 핀
620 층 시퀀스
621 게이트 절연 층
630 층 시퀀스
631 제어 게이트 영역
632 ONO 층 시퀀스
640 층 시퀀스
641 제 1 워드 라인
642 제 2 워드 라인
650 메모리 셀
651 부가적인 실리콘 질화물 층
652 부가적인 실리콘 산화물 층

Claims (15)

  1. 핀 필드 효과 트랜지스터(fin field effect transistor) 메모리 셀에 있어서,
    제 1 및 제 2 소스/드레인 영역과,
    게이트 영역과,
    상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이에 채널 영역을 갖는 반도체 핀과,
    상기 게이트 영역 상에 적어도 부분적으로 배치되는 전하 저장층과,
    상기 전하 저장층의 적어도 일부 상에 있는 워드 라인 영역을 포함하며,
    상기 전하 저장층은, 상기 핀 필드 효과 트랜지스터 메모리 셀에 사전 결정 가능한 전위를 인가함으로써 전기 전하 캐리어가 선택적으로 상기 전하 저장층 내에 도입되거나 상기 전하 저장층으로부터 제거될 수 있도록 설정되는
    핀 필드 효과 트랜지스터 메모리 셀.
  2. 제 1 항에 있어서,
    상기 워드 라인 영역은 제 1 워드 라인 부분 영역과 제 2 워드 라인 부분 영역으로 분할되어, 전기 전하 캐리어가 각 경우에 상기 제 1 워드 라인 부분 영역과 상기 전하 저장층 사이의 경계 영역 및 상기 제 2 워드 라인 부분 영역과 상기 전하 저장층 사이의 경계 영역으로 도입되거나 그 영역에서 제거되게 하는
    메모리 셀.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 워드 라인 부분 영역은 상기 게이트 영역의 두 개의 측면 대향 구간에 배치되는
    메모리 셀.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전하 저장층은,
    실리콘 산화물/실리콘 질화물/실리콘 산화물 층 시퀀스,
    산화 알루미늄,
    산화 이트륨,
    산화 란탄,
    산화 하프늄,
    비정질 실리콘,
    산화 탄탈,
    산화 티타늄,
    산화 지르코늄, 및/또는
    알루민산염을 구비하거나 포함하는
    메모리 셀.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 영역은 상기 반도체 핀을 본질적으로 U자형으로 둘러싸는
    메모리 셀.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체 핀의 높이는, 상기 메모리 셀에 저장된 정보를 판독하기 위한 판독 전류에 대한 사전 결정 가능한 값을 얻도록 선택되는
    메모리 셀.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 소스/드레인 영역에 연결된 제 1 비트 라인 영역과, 상기 제 2 소스/드레인 영역에 연결된 제 2 비트 라인 영역을 구비하는
    메모리 셀.
  8. 제 7 항에 있어서,
    상기 게이트 영역, 상기 워드 라인 영역, 및 적어도 하나의 비트 라인 영역에 사전 결정 가능한 전위를 인가함으로써, 전하 캐리어는 핫 전하 캐리어의 주입에 의해 선택적으로 상기 전하 저장층 내에 도입되거나 상기 전하 저장층으로부터 제거될 수 있도록 설정되는
    메모리 셀.
  9. 제 1 항 내지 제 8 항 중의 어느 한 항에 따른 다수의 핀 필드 효과 트랜지스터 메모리 셀을 구비하는
    핀 필드 효과 트랜지스터 메모리 셀 배치.
  10. 제 9 항에 있어서,
    상기 핀 필드 효과 트랜지스터 메모리 셀은 필수적으로 매트릭스-형으로 배치되는
    핀 필드 효과 트랜지스터 메모리 셀 배치.
  11. 제 9 항 또는 제 10 항에 있어서,
    제 1 방향을 따라 배치된 메모리 셀은 공통 워드 라인 영역을 갖는
    핀 필드 효과 트랜지스터 메모리 셀 배치.
  12. 제 9 항 내지 제 11 항 중의 어느 한 항에 있어서,
    제 2 방향을 따라 배치된 메모리 셀은 공통 비트 라인 영역을 갖는
    핀 필드 효과 트랜지스터 메모리 셀 배치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 방향은 필수적으로 서로 직교하는 방향인
    핀 필드 효과 트랜지스터 메모리 셀 배치.
  14. 제 9 항 내지 제 13 항 중의 어느 한 항에 있어서,
    워드 라인 영역의 측면 범위는 게이트 영역과 교차하지 않는 구간에서보다 게이트 영역을 교차하는 구간에서 더 작은
    핀 필드 효과 트랜지스터 메모리 셀 배치.
  15. 핀 필드 효과 트랜지스터 메모리 셀을 제조하는 방법에 있어서,
    제 1 및 제 2 소스/드레인 영역이 형성되고,
    게이트 영역이 형성되고,
    채널 영역을 갖는 반도체 핀이 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이에 형성되고,
    상기 게이트 영역 상에 적어도 부분적으로 배치되는 전하 저장층이 형성되고,
    워드 라인 영역이 상기 전하 저장층의 적어도 일부분 상에 형성되며,
    상기 전하 저장층은, 상기 핀 필드 효과 트랜지스터 메모리 셀에 사전 결정 가능한 전위를 인가함으로써 전기 전하 캐리어가 선택적으로 상기 전하 저장층 내에 도입되거나 상기 전하 저장층으로부터 제거될 수 있도록 설정되는
    핀 필드 효과 트랜지스터 메모리 셀 제조 방법.
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