KR20050076913A

KR20050076913A - Display apparatus

Info

Publication number: KR20050076913A
Application number: KR1020040004716A
Authority: KR
Inventors: 김수진; 나병선
Original assignee: 삼성전자주식회사
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2005-07-29
Also published as: KR101007716B1

Abstract

리페어 가능한 게이트 구동회로를 갖는 표시장치가 개시된다. 표시패널은 게이트 신호와 데이터 신호에 응답하여 영상을 표시한다. 게이트 구동회로는 표시패널에 내장되고 순차적으로 게이트 신호를 출력하는 다수의 스테이지로 이루어진다. 데이터 구동회로는 게이트 신호에 응답하여 데이터 신호를 표시패널로 제공한다. 게이트 구동회로는 제1 신호배선, 제1 신호배선의 상부에서 제1 신호배선과 전기적으로 절연된 상태로 교차하는 제2 신호배선, 및 제2 신호배선의 제1 지점으로부터 분기하여 제2 신호배선의 제2 지점에 연결되어 제2 신호배선과 다른 경로로 제1 신호배선과 교차하는 하나 이상의 더미배선을 포함한다. 따라서, 게이트 구동회로를 리페어함으로써 정상화시킬 수 있다.A display device having a repairable gate driving circuit is disclosed. The display panel displays an image in response to the gate signal and the data signal. The gate driving circuit includes a plurality of stages embedded in the display panel and sequentially outputting gate signals. The data driving circuit provides the data signal to the display panel in response to the gate signal. The gate driving circuit branches from the first signal line, the second signal line crossing the first signal line in an electrically insulated state on top of the first signal line, and the second signal line branching from the first point of the second signal line. And at least one dummy wire connected to a second point of the wire and intersecting the first signal wire in a path different from the second signal wire. Therefore, it is possible to normalize by repairing the gate driving circuit.

Description

표시장치{DISPLAY APPARATUS}Display device {DISPLAY APPARATUS}

본 발명은 표시장치에 관한 것으로, 더욱 상세하게는 리페어 가능한 게이트 구동회로를 갖는 표시장치에 관한 것이다.The present invention relates to a display device, and more particularly to a display device having a repairable gate driving circuit.

일반적으로, 액정표시장치는 다수의 게이트 라인과 다수의 데이터 라인이 구비된 액정표시패널, 다수의 게이트 라인에 게이트 구동신호를 출력하는 게이트 구동회로 및 다수의 데이터 라인에 영상신호를 출력하는 데이터 구동회로로 이루어진다.In general, a liquid crystal display device includes a liquid crystal display panel having a plurality of gate lines and a plurality of data lines, a gate driving circuit for outputting gate driving signals to the plurality of gate lines, and a data driving circuit for outputting image signals to the plurality of data lines. It is made of furnace.

게이트 구동회로 및 데이터 구동회로는 칩 형태로 이루어져 액정표시패널에 실장된다. 그러나, 최근에는 액정표시장치의 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 게이트 구동회로를 액정표시패널에 내장하는 구조가 개발되고 있다.The gate driving circuit and the data driving circuit have a chip shape and are mounted on the liquid crystal display panel. However, in recent years, in order to increase productivity while reducing the overall size of the liquid crystal display, a structure in which a gate driving circuit is incorporated in the liquid crystal display panel has been developed.

게이트 구동회로가 액정표시패널에 내장되는 구조에서, 게이트 구동회로는 서로 종속적으로 연결된 복수의 스테이지를 갖는 하나의 쉬프트 레지스트로 이루어진다.In the structure in which the gate driving circuit is embedded in the liquid crystal display panel, the gate driving circuit is composed of one shift resist having a plurality of stages connected to each other.

외부적인 요인에 의해서 또는 제조 공정 상에서 발생되는 불량으로 인해서 게이트 구동회로를 구성하는 복수의 스테이지 중 어느 하나의 스테이지가 오동작하면, 오동작한 스테이지에 대응하는 게이트 라인에는 게이트 신호가 출력되지 못하는 라인 결함이 발생한다.If any one of the plurality of stages constituting the gate driving circuit malfunctions due to an external factor or a defect generated in the manufacturing process, a line defect is generated in which a gate signal is not output to a gate line corresponding to the malfunctioning stage. Occurs.

뿐만 아니라, 복수의 스테이지가 서로 종속적으로 연결되기 때문에 하나의 스테이지가 오동작하면 오동작하는 스테이지 이후의 스테이지들도 오동작한다. 따라서, 게이트 구동회로의 스테이지 불량은 액정표시패널의 라인 결함을 발생시킬 뿐만 아니라, 더 나아가서는 게이트 구동회로의 전체적인 오동작을 유발하여 액정표시장치의 표시 특성을 저하시킨다.In addition, since a plurality of stages are dependently connected to each other, if one stage malfunctions, the stages after the malfunctioning stage also malfunction. Therefore, the stage failure of the gate driving circuit not only causes line defects of the liquid crystal display panel, but also causes overall malfunction of the gate driving circuit, thereby lowering the display characteristics of the liquid crystal display device.

따라서, 본 발명의 목적은 리페어 가능한 게이트 구동회로를 갖는 표시장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a display device having a repairable gate driving circuit.

본 발명의 일 특징에 따른 표시장치는 표시패널, 게이트 구동회로 및 데이터 구동회로를 포함한다.A display device according to an aspect of the present invention includes a display panel, a gate driving circuit, and a data driving circuit.

상기 표시패널은 게이트 신호와 데이터 신호에 응답하여 영상을 표시한다. 상기 게이트 구동회로는 상기 표시패널에 구비되고 순차적으로 게이트 신호를 출력하는 다수의 스테이지로 이루어진다. 상기 데이터 구동회로는 상기 게이트 신호에 응답하여 상기 데이터 신호를 상기 표시패널로 제공한다.The display panel displays an image in response to a gate signal and a data signal. The gate driving circuit includes a plurality of stages provided in the display panel and sequentially outputting gate signals. The data driving circuit provides the data signal to the display panel in response to the gate signal.

상기 게이트 구동회로는 제1 신호배선, 상기 제1 신호배선의 상부에서 상기 제1 신호배선과 전기적으로 절연된 상태로 교차하는 제2 신호배선, 및 상기 제2 신호배선의 제1 지점으로부터 분기하여 상기 제2 신호배선의 제2 지점에 연결되어 상기 제2 신호배선과 다른 경로로 상기 제1 신호배선과 교차하는 하나 이상의 더미배선을 포함한다.The gate driving circuit branches from a first signal line, a second signal line crossing the first signal line in an electrically insulated state on the first signal line, and branched from a first point of the second signal line. And at least one dummy wire connected to a second point of the second signal wire and crossing the first signal wire in a path different from the second signal wire.

이러한 표시장치에 따르면, 상기 제2 신호배선의 일부분이 제1 신호배선과 단락되더라도, 상기 제2 신호배선의 일부분과 상기 더미배선을 전기적으로 절연시키는 리페어 공정이 이루어짐으로써, 상기 제2 신호배선을 통과하는 신호는 상기 더미배선으로 우회한다.According to the display device, even if a portion of the second signal line is short-circuited with the first signal line, a repair process is performed to electrically insulate the portion of the second signal line from the dummy line, thereby removing the second signal line. The passing signal bypasses the dummy wiring.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 액정표시장치의 평면도이다.1 is a plan view of a liquid crystal display according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정표시장치(400)는 영상을 표시하는 액정표시패널(100), 상기 액정표시패널(100)에 내장되어 게이트 신호를 출력하는 게이트 구동회로(200) 및 상기 액정표시패널(100) 상에 구비되어 데이터 신호를 출력하는 데이터 구동회로(300)를 포함한다.Referring to FIG. 1, a liquid crystal display device 400 according to an exemplary embodiment may include a liquid crystal display panel 100 displaying an image and a gate driving circuit embedded in the liquid crystal display panel 100 to output a gate signal. And a data driving circuit 300 provided on the liquid crystal display panel 100 to output a data signal.

상기 액정표시패널(100)은 영상을 표시하는 표시영역(DA)과 상기 표시영역(DA)에 인접한 제1 및 제2 주변영역(PA1, PA2)으로 이루어진다.The liquid crystal display panel 100 includes a display area DA for displaying an image and first and second peripheral areas PA1 and PA2 adjacent to the display area DA.

상기 표시영역(DA)에는 제1 방향(D1)으로 연장된 다수의 게이트 라인(GL1 ~ GLn) 및 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장되어 상기 다수의 게이트 라인(GL)과 절연되어 교차하는 다수의 데이터 라인(DL1 ~ DLm)이 구비된다. 따라서, 상기 표시영역(DA)에는 매트릭스 형태의 화소영역이 제공된다.In the display area DA, a plurality of gate lines GL1 to GLn extending in a first direction D1 and a second direction D2 perpendicular to the first direction D1 extend to the plurality of gate lines. A plurality of data lines DL1 to DLm that are insulated from and cross GL are provided. Thus, the pixel area of the matrix form is provided in the display area DA.

상기 각 화소영역에는 TFT(112) 및 상기 TFT(110)에 연결된 액정 커패시터(Clc)를 구비된다. 상기 TFT(112)는 게이트 전극이 해당 게이트 라인에 연결되고, 소오스 전극이 해당 데이터 라인에 연결되며, 드레인 전극이 상기 액정 커패시터(Clc)에 결합된다. Each pixel area includes a TFT 112 and a liquid crystal capacitor Clc connected to the TFT 110. In the TFT 112, a gate electrode is connected to a corresponding gate line, a source electrode is connected to a corresponding data line, and a drain electrode is coupled to the liquid crystal capacitor Clc.

상기 제1 주변영역(PA1)은 상기 다수의 게이트 라인(GL1 ~ GLn)의 일단부와 인접하는 영역이다. 상기 제1 주변영역(PA1)에는 상기 다수의 게이트 라인(GL1 ~ GLn)에 게이트 신호를 순차적으로 출력하기 위한 게이트 구동회로(200)가 구비된다. 상기 게이트 구동회로(200)는 상기 표시영역(DA)에 구비되는 상기 TFT(112)와 동일한 공정을 거쳐서 상기 액정표시패널(100)에 내장된다.The first peripheral area PA1 is an area adjacent to one end of the plurality of gate lines GL1 to GLn. The first peripheral area PA1 is provided with a gate driving circuit 200 for sequentially outputting gate signals to the gate lines GL1 to GLn. The gate driving circuit 200 is embedded in the liquid crystal display panel 100 through the same process as the TFT 112 provided in the display area DA.

한편, 상기 제2 주변영역(PA2)은 상기 다수의 데이터 라인(DL1 ~ DLm)의 일단부와 인접하는 영역이이다. 상기 제2 주변영역(PA2)에는 상기 다수의 데이터 라인(DL1 ~ DLm)에 데이터 신호를 출력하기 위한 데이터 구동회로(300)가 구비된다. 상기 데이터 구동회로(300)는 칩 형태로 이루어져 상기 액정표시패널(100) 상에 실장된다.The second peripheral area PA2 is an area adjacent to one end of the plurality of data lines DL1 to DLm. The second peripheral area PA2 includes a data driving circuit 300 for outputting data signals to the plurality of data lines DL1 to DLm. The data driving circuit 300 has a chip shape and is mounted on the liquid crystal display panel 100.

도 2는 도 1에 도시된 게이트 구동회로를 나타낸 블록도이다.FIG. 2 is a block diagram illustrating the gate driving circuit shown in FIG. 1.

도 2를 참조하면, 게이트 구동회로(200)는 서로 종속적으로 연결된 다수의 스테이지(SRC1 ~ SRCn)로 이루어진 하나의 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터의 각 스테이지는 하나의 S-R 래치와 앤드 게이트(AND)로 구성된다.Referring to FIG. 2, the gate driving circuit 200 includes one shift register including a plurality of stages SRC1 to SRCn that are connected to each other dependently. Each stage of the shift register is composed of one S-R latch and an AND gate.

동작 시, 상기 S-R 래치는 이전 스테이지의 출력신호에 의해 활성화되고, 다음 스테이지의 출력신호에 의해 비활성화된다. 상기 앤드 게이트(AND)는 상기 S-R 래치가 활성화 상태이고, 제공되는 제1 또는 제2 클럭(CKV, CKVB)이 하이 레벨일 때 게이트 신호(OUT1 ~ OUTn)를 발생시킨다.In operation, the S-R latch is activated by the output signal of the previous stage and deactivated by the output signal of the next stage. The AND gate AND generates gate signals OUT1 to OUTn when the S-R latch is in an activated state and the first or second clocks CKV and CKVB provided are at a high level.

도 2에 도시된 바와 같이, 홀수번째 스테이지(SRC1)에는 상기 제1 클럭(CKV)이 인가되고, 짝수번째 스테이지(SRC2, SRCn)에는 상기 제1 클럭(CKV)과는 다른 위상을 갖는 상기 제2 클럭(CKVB)이 인가된다. 여기서, 상기 제1 클럭(CKV)과 상기 제2 클럭(CKVB)은 서로 반대 위상을 갖는다.As shown in FIG. 2, the first clock CKV is applied to the odd-numbered stage SRC1, and the first clock CKV has a phase different from that of the first clock CKV to the even-numbered stage SRC2 and SRCn. Two clocks CKVB are applied. Here, the first clock CKV and the second clock CKVB have opposite phases.

따라서, 상기 홀수번째 스테이지(SRC1)의 앤드 게이트(AND)는 상기 S-R 래치가 활성화 상태이고, 상기 제1 클럭(CKV)이 하이 레벨일 때 게이트 신호(OUT1)를 발생시킨다. 상기 짝수번째 스테이지(SRC2, SRCn)의 앤드 게이트(AND)는 상기 S-R 래치가 활성화 상태이고, 상기 제2 클럭(CKVB)이 하이 레벨일 때 게이트 신호(OUT2, OUTn)를 발생시킨다.Accordingly, the AND gate AND of the odd-numbered stage SRC1 generates the gate signal OUT1 when the S-R latch is activated and the first clock CKV is at a high level. The AND gate AND of the even-numbered stages SRC2 and SRCn generates gate signals OUT2 and OUTn when the S-R latch is activated and the second clock CKVB is at a high level.

이처럼, 각 스테이지는 유기적으로 결합된 다수의 구동 TFT(미도시) 및 상기 구동 TFT들을 유기적으로 결합시키기 위하여 서로 다른 층에 배치되는 제1 및 제2 신호배선(미도시)을 구비한다. 상기 구동 TFT를 유기적으로 결합시키는 상기 제1 및 제2 신호배선에 대해서는 이후 도 3 내지 도 5를 참조하여 구체적으로 설명한다. 또한, 상기 구동 TFT에 대해서는 이후 도 6 및 도 7을 참조하여 구체적으로 설명한다.As such, each stage has a plurality of organically coupled driving TFTs (not shown) and first and second signal wirings (not shown) disposed on different layers to organically couple the driving TFTs. The first and second signal wirings for organically coupling the driving TFTs will be described in detail later with reference to FIGS. 3 to 5. In addition, the driving TFT will be described in detail later with reference to FIGS. 6 and 7.

여기서, 상기 각 스테이지를 구성하는 상기 구동 TFT의 개수는 게이트 구동회로가 구비되는 액정표시장치의 종류에 따라서 달라지는데, 통상적으로 3개 이상 14개 이하로 이루어진다.Here, the number of the driving TFTs constituting the stages varies depending on the type of liquid crystal display device in which the gate driving circuit is provided.

도 3은 도 2에 도시된 각 스테이지의 일부분을 나타낸 레이-아웃도이고, 도 4는 도 3에 도시된 각 스테이지의 일부분에 대응하는 종래의 레이-아웃도이다. 도 5는 도 3에 도시된 절단선 A - A`에 의해서 절단된 단면도이다.3 is a layout view showing a portion of each stage shown in FIG. 2, and FIG. 4 is a conventional layout view corresponding to a portion of each stage shown in FIG. FIG. 5 is a cross-sectional view taken along the line A ′ A ′ of FIG. 3.

도 3을 참조하면, 각 스테이지에는 제1 신호가 제공되는 제1 신호배선(SL1) 및 제2 신호가 제공되는 제2 신호배선(SL2)이 구비된다. 상기 제2 신호배선(SL2)은 상기 제1 신호배선(SL1)과 전기적으로 절연되게 상기 제1 신호배선(SL1)의 상부에 구비된다. 상기 제2 신호배선(SL2)은 제1 경로로 진행되어 특정 부분에서 상기 제1 신호배선(SL1)과 교차한다.Referring to FIG. 3, each stage includes a first signal line SL1 provided with a first signal and a second signal line SL2 provided with a second signal. The second signal line SL2 is provided on the first signal line SL1 to be electrically insulated from the first signal line SL1. The second signal line SL2 travels along the first path and crosses the first signal line SL1 at a specific portion.

한편, 더미배선(DL)은 상기 제2 신호배선(SL2)의 제1 및 제2 지점으로부터 분기된다. 상기 더미배선(DL)은 상기 제2 신호배선(SL2)과 전기적으로 연결되므로, 상기 제2 신호배선(SL2)으로 제공되는 상기 제2 신호는 상기 제2 신호배선(SL2) 뿐만 아니라 상기 더미배선(DL)을 통과한다.Meanwhile, the dummy wiring DL is branched from the first and second points of the second signal wiring SL2. Since the dummy line DL is electrically connected to the second signal line SL2, the second signal provided to the second signal line SL2 is not only the second signal line SL2 but also the dummy line. Pass the (DL).

이때, 상기 더미배선(DL)은 상기 제1 경로와는 다른 제2 경로로 진행되어 상기 제1 신호배선(SL1)과 교차한다. 따라서, 상기 더미배선(DL)과 상기 제1 신호배선(SL1)이 교차된 부분은 상기 제1 및 제2 신호배선(SL1, SL2)이 교차된 부분과 서로 다르다.In this case, the dummy wiring DL may travel in a second path different from the first path and cross the first signal wiring SL1. Therefore, a portion where the dummy wiring DL and the first signal wiring SL1 cross each other is different from a portion where the first and second signal wirings SL1 and SL2 cross each other.

도 5에 도시된 바와 같이, 외부적인 요인 또는 공정 과정에서, 상기 제1 및 제2 신호배선(SL1, SL2)이 제1 단락 포인트(SP1)에서 단락된다. 이러한 불량을 리페어하기 위하여 상기 제1 및 제2 레이저 포인트(LP1, LP2)에서 상기 제2 신호배선(SL1)을 오픈시키는 공정이 수행된다. 상기 제1 및 제2 레이저 포인트(LP1, LP2)에 레이저를 조사하면, 상기 제1 및 제2 레이저 포인트(LP1, LP2)에서 상기 제2 신호배선(SL2)이 오픈된다. 따라서, 상기 더미배선은 단락이 발생한 상기 제2 신호배선의 일부분과 전기적으로 절연시키는 리페어 공정이 이루어짐으로써, 상기 제2 신호는 제1 지점부터 제2 지점까지 상기 더미배선(DL)으로 우회하여 상기 제2 신호의 흐름은 정상적으로 회복된다.As illustrated in FIG. 5, in an external factor or process, the first and second signal lines SL1 and SL2 are shorted at a first shorting point SP1. In order to repair such a defect, a process of opening the second signal line SL1 at the first and second laser points LP1 and LP2 is performed. When the laser is irradiated to the first and second laser points LP1 and LP2, the second signal wiring SL2 is opened at the first and second laser points LP1 and LP2. Accordingly, the repair process is performed to electrically insulate a portion of the second signal wiring in which the short circuit occurs, so that the second signal is bypassed to the dummy wiring DL from the first point to the second point. The flow of the second signal is normally restored.

한편 도 4를 참조하면, 상기 더미배선(DL)을 구비하지 않는 종래의 스테이지는 제1 단락 포인트(SP1)에서 상기 제1 및 제2 신호배선(SL1, SL2)이 단락됨으로써 정상적으로 동작할 수 없다.Meanwhile, referring to FIG. 4, the conventional stage without the dummy wiring DL cannot operate normally because the first and second signal wirings SL1 and SL2 are short-circuited at the first shorting point SP1. .

이처럼, 상기 제1 및 제2 신호배선(SL1, SL2)이 교차하는 부분에서 상기 제2 신호배선(SL2)으로부터 분기되는 상기 더미배선(DL)을 추가함으로써, 상기 제1 및 제2 신호배선(SL1, SL2)이 단락되는 것에 의해서 스테이지가 오동작하는 것이 방지할 수 있다.As such, by adding the dummy wiring DL branched from the second signal wiring SL2 at a portion where the first and second signal wirings SL1 and SL2 intersect, the first and second signal wirings ( The malfunction of the stage can be prevented by shorting the SL1 and SL2.

도 3에서는 하나의 더미배선(DL)만이 상기 제2 신호배선(SL2)으로부터 분기된 구조를 도시하였지만, 상기 각 스테이지는 상기 제2 신호배선(SL2)으로부터 분기된 두 개 또는 그 이상의 더미배선을 구비할 수 있다. 이때, 더미배선의 개수가 증가될수록 각 스테이지의 리페어 가능 횟수를 증가시킬 수 있다. 하지만, 더미배선의 개수가 증가할수록 스테이지의 구성이 복잡해지고, 사이즈가 증가할 수 있기 때문에, 더미배선의 개수를 제한할 수도 있다.In FIG. 3, only one dummy wiring DL is branched from the second signal wiring SL2, but each stage may include two or more dummy wirings branching from the second signal wiring SL2. It can be provided. In this case, as the number of dummy wires increases, the number of repairs available for each stage may increase. However, as the number of dummy wires increases, the configuration of the stage becomes more complicated and the size may increase, so that the number of dummy wires may be limited.

도 6은 도 2에 도시된 각 스테이지의 다른 일부분을 나타낸 레이-아웃도이고, 도 7은 도 6 도시된 각 스테이지의 일부분에 대응하는 종래의 레이-아웃도이다.FIG. 6 is a layout view showing another portion of each stage shown in FIG. 2, and FIG. 7 is a conventional layout view corresponding to a portion of each stage shown in FIG.

도 6을 참조하면, 각 스테이지는 유기적으로 결합된 다수의 구동 TFT로 이루어진다. 상기 각 구동 TFT는 서로 병렬 연결된 제1 및 제2 TFT(TR1, TR2)를 포함한다. Referring to Fig. 6, each stage consists of a plurality of driving TFTs organically coupled. Each of the driving TFTs includes first and second TFTs TR1 and TR2 connected in parallel to each other.

상기 제1 TFT(TR1)는 제1 신호배선(SL1, 도 3에 도시됨)과 동일한 레이어에 구비되는 제1 게이트 전극(GE1), 상기 제2 신호배선(SL2, 도 3에 도시됨)과 동일한 레이어에 구비되는 상기 제1 소오스 전극(SE1) 및 제1 드레인 전극(DE1)으로 이루어진다. 또한, 상기 제2 TFT(TR2)는 상기 제1 게이트 전극(GE1)과 전기적으로 연결된 제2 게이트 전극(GE2), 상기 제1 소오스 전극(SE1)과 전기적으로 연결된 제2 소오스 전극(SE2) 및 상기 제1 드레인 전극(DE1)과 전기적으로 연결된 제2 드레인 전극(DE2)으로 이루어진다.The first TFT TR1 may include the first gate electrode GE1 and the second signal wiring SL2 (shown in FIG. 3) provided on the same layer as the first signal line SL1 (shown in FIG. 3). The first source electrode SE1 and the first drain electrode DE1 are disposed in the same layer. In addition, the second TFT TR2 may include a second gate electrode GE2 electrically connected to the first gate electrode GE1, a second source electrode SE2 electrically connected to the first source electrode SE1, and The second drain electrode DE2 is electrically connected to the first drain electrode DE1.

외부적인 요인 또는 공정 과정에서, 상기 제1 드레인 전극(DE1)과 제1 게이트 전극(GE1)이 제2 단락 포인트(SP2)에서 단락된다. 이러한 불량을 리페어하기 위하여 상기 제3 및 제4 레이저 포인트(LP3, LP4)에 레이저를 조사하여, 상기 제1 및 제2 게이트 전극(GE1, GE2)을 전기적으로 절연시키는 공정이 수행된다. 따라서, 상기 제1 TFT(TR1)가 오동작하더라도, 상기 스테이지는 정상적으로 동작하는 상기 제2 TFT(TR2)와 상기 제1 TFT(TR1)를 전기적으로 분리시키는 리페어 공정을 통해 정상적으로 동작할 수 있다.In an external factor or process, the first drain electrode DE1 and the first gate electrode GE1 are short-circuited at the second short point SP2. In order to repair such a defect, a process of electrically insulating the first and second gate electrodes GE1 and GE2 by irradiating a laser to the third and fourth laser points LP3 and LP4 is performed. Therefore, even if the first TFT TR1 malfunctions, the stage may operate normally through a repair process that electrically separates the second TFT TR2 and the first TFT TR1 that normally operate.

한편 도 7에 도시된 바와 같이, 종래에는 각 스테이지의 구동 TFT 각각이 하나의 제3 TFT(TR3)로 이루어졌다. 따라서, 종래의 각 스테이지는 제2 단락 포인트(SP2)에서 상기 제3 게이트 전극(GE3)과 제3 드레인 전극(DE3)이 단락되는 것에 의해서 오동작을 일으킨다.On the other hand, as shown in Fig. 7, conventionally, each driving TFT of each stage is composed of one third TFT TR3. Therefore, each stage in the related art causes a malfunction by shorting the third gate electrode GE3 and the third drain electrode DE3 at the second shorting point SP2.

이처럼, 종래의 상기 제3 TFT(TR3)를 본 발명과 같이 두 개의 제1 및 제2 TFT(TR1, TR2)로 구성함으로써, 단락 발생시 스테이지는 간단한 리페어 공정을 거침으로써 정상적으로 동작할 수 있다. 이때, 상기 제1 및 제2 TFT(TR1, TR2) 각각의 채널폭은 상기 제3 TFT(TR3)의 채널 폭의 1/2인 것이 바람직하다. 따라서, 상기 제3 TFT(TR3)를 제1 및 제2 TFT(TR1, TR2)로 2분할하더라도 전체 TFT의 채널폭은 변동이 없다.As such, by configuring the conventional third TFT TR3 as two first and second TFTs TR1 and TR2 as in the present invention, the stage can operate normally by a simple repair process when a short circuit occurs. In this case, the channel width of each of the first and second TFTs TR1 and TR2 may be 1/2 of the channel width of the third TFT TR3. Therefore, even if the third TFT TR3 is divided into two by the first and second TFTs TR1 and TR2, the channel width of all the TFTs is not changed.

리페어 공정 이후, 불량이 발생한 스테이지는 상기 제1 및 제2 TFT(TR1, TR2) 중 단락이 일어나지 않은 어느 하나의 TFT만으로 동작하지만, 불량이 발생한 스테이지로 인해서 게이트 구동회로(200, 도 2에 도시됨)가 전체적으로 오동작하는 것을 방지할 수 있다.After the repair process, the stage in which the failure occurs is operated by only one of the first and second TFTs TR1 and TR2 in which a short circuit does not occur, but due to the stage in which the failure occurs, the gate driving circuit 200 is illustrated in FIG. 2. Can be prevented from malfunctioning as a whole.

도 6에서는 상기 제3 TFT(TR3)가 상기 제1 및 제2 TFT(TR1, TR2)로 2분할된 구조만을 도시하였지만, 상기 제3 TFT(TR3)는 3 또는 그 이상으로 분할될 수 있다. 하지만, 상기 제3 TFT(TR3)의 분할은 스테이지의 사이즈 및 전체적인 구성을 고려하여 제한할 수 있다.In FIG. 6, only the structure in which the third TFT TR3 is divided into the first and second TFTs TR1 and TR2 is illustrated, but the third TFT TR3 may be divided into three or more. However, the division of the third TFT TR3 may be limited in consideration of the size of the stage and the overall configuration.

이와 같은 표시장치에 따르면, 각 스테이지는 제2 신호배선으로부터 분기된 더미배선을 더 구비하여, 상기 제2 신호배선의 일부분이 제1 신호배선과 단락되더라도, 상기 제2 신호배선의 일부분과 상기 더미배선을 전기적으로 절연시키는 리페어 공정이 이루어짐으로써, 상기 제2 신호배선을 통과하는 제2 신호는 상기 더미배선으로 우회한다.According to such a display device, each stage further includes a dummy wiring branched from the second signal wiring, so that even if a portion of the second signal wiring is shorted with the first signal wiring, a portion of the second signal wiring and the dummy wiring may be used. As a repair process of electrically insulating the wiring is performed, the second signal passing through the second signal wiring bypasses the dummy wiring.

따라서, 상기 단락에 의해서 해당 스테이지의 오동작을 방지할 수 있을 뿐만 아니라, 해당 스테이지에 영향을 받는 나머지 스테이지의 오동작을 방지할 수 있다. 그로 인해서, 간단한 리페어 공정을 통해 게이트 구동회로를 정상화시킬 수 있다.Therefore, not only the malfunction of the stage can be prevented by the short circuit, but also the malfunction of the remaining stages affected by the stage can be prevented. Therefore, the gate driving circuit can be normalized through a simple repair process.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

도 3은 도 2에 도시된 각 스테이지의 일부분을 나타낸 레이-아웃도이다.3 is a layout view showing a part of each stage shown in FIG.

도 4는 도 3에 도시된 각 스테이지의 일부분에 대응하는 종래의 레이아웃도이다.FIG. 4 is a conventional layout diagram corresponding to a part of each stage shown in FIG. 3.

도 5는 도 3에 도시된 절단선 A - A`에 의해서 절단된 단면도이다.FIG. 5 is a cross-sectional view taken along the line A ′ A ′ of FIG. 3.

도 6은 도 2에 도시된 각 스테이지의 다른 일부분을 나타낸 레이-아웃도이다.FIG. 6 is a layout view showing another portion of each stage shown in FIG. 2.

도 7은 도 6 도시된 각 스테이지의 일부분에 대응하는 종래의 레이아웃도이다.FIG. 7 is a conventional layout diagram corresponding to a portion of each stage shown in FIG. 6.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 액정표시패널 200 : 게이트 구동회로100: liquid crystal display panel 200: gate driving circuit

300 : 데이터 구동회로 400 : 액정표시장치300: data driving circuit 400: liquid crystal display device

SL1 : 제1 신호배선 SL2 : 제2 신호배선SL1: first signal wiring SL2: second signal wiring

DL : 더미배선DL: Dummy Wiring

Claims

게이트 신호와 데이터 신호에 응답하여 영상을 표시하는 표시패널;A display panel configured to display an image in response to a gate signal and a data signal;

상기 표시패널에 내장되고, 순차적으로 게이트 신호를 출력하는 다수의 스테이지로 이루어진 게이트 구동회로; 및A gate driving circuit embedded in the display panel and configured to sequentially output a gate signal; And

상기 게이트 신호에 응답하여 상기 데이터 신호를 상기 표시패널로 제공하는 데이터 구동회로를 포함하고,A data driving circuit configured to provide the data signal to the display panel in response to the gate signal;

상기 게이트 구동회로의 각 스테이지는,Each stage of the gate driving circuit,

제1 신호배선;First signal wiring;

상기 제1 신호배선의 상부에서 상기 제1 신호배선과 전기적으로 절연된 상태로 교차하는 제2 신호배선; 및A second signal wire crossing the first signal wire and electrically insulated from the first signal wire; And

상기 제2 신호배선의 제1 지점으로부터 분기하여 상기 제2 신호배선의 제2 지점에 연결되어 상기 제2 신호배선과 다른 경로로 상기 제1 신호배선과 교차하는 하나 이상의 더미배선을 포함하는 것을 특징으로 하는 표시장치.And at least one dummy wiring branched from the first point of the second signal wiring and connected to the second point of the second signal wiring to cross the first signal wiring in a path different from the second signal wiring. Display device.

제1항에 있어서, 상기 제2 신호배선의 일부분이 상기 제1 신호배선과 단락되면,The method of claim 1, wherein when a part of the second signal wire is shorted to the first signal wire,

상기 더미배선은 상기 제2 신호배선의 일부분과 전기적으로 절연되어, 상기 제2 신호배선을 통과하는 신호는 상기 더미배선으로 우회하는 것을 특징으로 하는 표시장치.And the dummy wiring is electrically insulated from a portion of the second signal wiring, so that a signal passing through the second signal wiring bypasses the dummy wiring.

제1항에 있어서, 상기 게이트 구동회로의 각 스테이지는 구동 TFT를 더 포함하는 것을 특징으로 하는 표시장치.The display device according to claim 1, wherein each stage of the gate driving circuit further comprises a driving TFT.

제3항에 있어서, 상기 구동 TFT는 서로 병렬 연결된 다수의 TFT로 이루어진 것을 특징으로 하는 표시장치.4. The display device according to claim 3, wherein the driving TFT is composed of a plurality of TFTs connected in parallel with each other.

제4항에 있어서, 상기 다수의 TFT 중 어느 하나의 TFT가 오동작하면,The TFT according to claim 4, wherein any one of the plurality of TFTs malfunctions.

나머지 TFT는 상기 어느 하나의 TFT와 전기적으로 절연되는 것을 특징으로 하는 표시장치.And the remaining TFTs are electrically insulated from any one of the TFTs.